射频集成电路技术的现状和未来发展方向

劳伦斯·E·拉尔森，IEEE 高级会员

摘要

本文将总结无线通信射频集成电路实现中涉及的技术权衡。无线电收发器电路的要求范围非常广泛，包括噪声系数、线性度、增益、相位噪声和功耗。鉴于这些要求，我们将考察每种竞争技术的优缺点，这些技术包括：Si CMOS 和双极结型晶体管（BJT）、Si/SiGe HBT 和 GaAs MESFET、PHEMT 和 HBT。

索引词：CMOS 射频、低噪声放大器、单片无线电架构、无线电接收机、无线通信。

I.引言

近十年来，人们对射频集成电路（RFIC）的兴趣激增，这是由于各种形式的无线通信市场蓬勃发展，从寻呼机和无绳电话到模拟和数字蜂窝电话以及个人通信系统（PCS）。此外，Ku 波段直接入户（DTH）卫星电视服务的推出，也为使用 MPEG 标准进行数字视频信号的“无线”传输创造了巨大的市场。这些发展共同创造了一个快速扩张的 RFIC 市场，而此前该市场则主要由增长相对缓慢的军事和有线电视行业主导。这些收发器组件的技术要求确实极具挑战性。

无线射频接收器通常会沉浸在一片不需要的、甚至可能干扰的信号中——从蜂窝基站和电视发射器到机场雷达——并能够从中挑选出独特的所需信号，并以近乎完美的保真度进行再现和放大。这项令人难以置信的现代工程壮举经常被设备用户视为理所当然，但它代表着近一个世纪积累的工程专业知识和不懈的改进。

同时，这个市场的消费特性使得对无线电功能的低成本/低功耗/大批量实现提出了更高的要求，而这些功能以前是使用笨重、昂贵且耗电的混合组件实现的。如果与数字集成电路技术进行类比，射频集成电路应用的最佳技术选择似乎可能会遵循数字集成电路实现所遵循的相同路径——走向 CMOS——成本下降

随着集成度的提高，这种下降将非常显著。IDC 预测，到 2000 年，典型蜂窝手机的总半导体含量将从目前的平均

$ 76

下降到不到

$ 58

，这主要是因为 CMOS 数字集成度的提高[1]。可以合理地认为，收发器的无线电功能应该遵循类似的技术路径，在未来某个时候实现高度集成的“单芯片 CMOS 无线电”，这与当今存在的单芯片 CMOS 数字信号处理器具有相同的意义。

然而，典型无线设备收发器功能的技术要求远比数字集成电路的复杂得多——数字集成电路的主要性能指标是功耗、速度和良率，而性能随着光刻精度的提高和集成度的提高而不可避免地提高。除了数字电路的性能要求外，射频集成电路 (RFIC) 还必须应对噪声问题——包括宽带噪声和载波附近非线性、增益和效率。因此，用于射频收发器的最佳集成电路技术选择（就最佳器件和集成度而言）仍在不断发展。事实上，计划实施无线收发器的工程师面临着令人困惑的各种可能性：硅 CMOS、BiCMOS 和双极性技术，以及 GaAs MESFET、异质结双极晶体管 (HBT) 和 PHEMT，以及分立滤波器。最近商业化的高集成度高性能无线收发器通常会采用这些技术的混合以实现完整的系统。

本文将从无线通信的射频收发器架构回顾开始，特别关注系统实现的每个关键领域中现有技术的权衡取舍。然后，它将继续回顾在

2 - GHz

频段实现无线收发器的每个关键构建模块，该频段正在出现许多新的系统机会，并将讨论其技术优势和劣势。最后，将对无线领域中可能对未来系统设计产生重大影响的“新兴”技术进行一些阐述。

二. 射频集成电路的系统需求

用于数字蜂窝手机 (IS-54/IS-136) 的射频收发器，其简化框图如图 1 [2] 所示，代表第一代数字蜂窝标准，并且是典型“高档 PCS”应用的一个很好的例子。

图 1. IS-54/136 收发器射频部分的简化框图 [2]。

[3]。高档 PCS 的其他示例包括 IS-95、GSM 和 DCS-1800。射频单元的发射部分工作在 824 至 849 MHz 之间，接收部分工作在 869 至 894 MHz 之间，这些是美国运营的标准频率。

该系统中的接收器必须适应各种技术挑战。载波频率大约为 880 MHz，但信号频率本身仅占用不到 30 kHz 的带宽。因此，接收器必须从所有其他蜂窝信号（占用大约 25 MHz）以及环境中所有其他竞争信号（可能占用更大的带宽）中选择这个

30 - kHz

信号。因此，所需信号与潜在干扰的非所需信号之间的频率范围差异小于

10^{- 3}

。

基于小区大小、发射功率、预期路径损耗和带宽的考虑，总接收器噪声系数要求通常为 3 dB 或更低。各种技术都可以达到这种性能水平，从 GaAs MESFET 到硅双极型，甚至可能是 CMOS。第一级低噪声放大器 (LNA) 对整体接收器噪声系数的影响最大，通常需要小于 3 dB 的噪声系数。同时，接收到的带内信号功率可以从低于 -100 dBm 到高于 -20 dBm 不等，因此接收器的动态范围要求非常具有挑战性。来自各种潜在来源的带外干扰会将接收功率提高到更高的水平；因此需要一个 869 MHz 至 894 MHz 的陡峭带通滤波器来最大限度地减少带外干扰。

从手持式功率放大器传输的功率最高可达 23 dBm，尽管功率放大器通常设计为峰值功率 30 dBm 或更高，然后降低 7 dB 以保持所需的线性度。输出端还提供另一个高频带通滤波器，以符合 FCC 对带外辐射发射的要求。本系统中，杂散性能通常要求低于载波 60 dB。当从电池供电时，功率放大器理想情况下会在整个带宽和输出功率范围内保持高增益、线性度和功率附加效率。标准手持式电话的典型峰值功率附加效率在

50 %

范围内。最终功率输出级通常采用硅 MOS、GaAs MESFET 或 HBT 技术实现。

频率合成器产生用于上/下转换的本地振荡器，通常由锁定在较低频率晶体参考上的低相噪电压控制振荡器 (VCO) 产生。VCO 的相噪是一个关键参数，因为该系统中的信道间距仅为 30 kHz，相邻信道的互易混频会显着降低接收载波/噪声 (

C / N

) 性能。此外，VCO 相噪的边带直接添加到系统通带的噪声地板，进一步降低了 C/N [4]。典型的要求是

C / N

至少为 7 dB，以获得

10^{- 3}

的误码率。这反过来要求振荡器的相噪在中心频率偏离 100 kHz 时至少为

- 100 dBc / Hz

。这些严苛的相噪要求反过来将对用于实现 VCO 的半导体技术的噪声和

图 2. PHS 收发器简化框图 [5]。

增益。

之前的例子演示了“高端 PCS”应用的射频部分所涉及的设计权衡。“低端 PCS”应用可以通过简化手机的射频部分而获益良多，尽管代价是范围和服务质量降低。无绳电话是“第一代”低端 PCS 系统的一个例子，但第二代系统的最新实现包括个人通信服务（WACS/PACS）、个人手持电话系统（PHS/PHP）和数字增强型无绳通信（DECT）。日本个人手持电话系统（PHS）是一个非常受欢迎的低端系统的极好例子。它于 1995 年 7 月推出，到 1996 年夏末，用户已超过 300 万。三分钟通话的费用大约是十分钱，典型的手机通话时间为六小时，待机时间为 200 小时。该系统主要设计用于步行使用，因此当用户从一个小区移动到另一个小区时，其切换能力非常有限。

图 2 是市售 PHS 射频架构的示例 [5]。PHS 系统在 1895 至 1918 MHz 的

23 - MHz

频段内工作，载波间隔为 300 kHz。每个载波支持四个通道，采用时域双工 (TDD) 和时域多址 (TDMA)。使用 TDD 允许同一频率用于发射和接收 IF，从而允许共享某些 IF 滤波器并最大限度地降低系统复杂性。合成器输出频率是 300 kHz 的整数倍，这使其能够直接使用

300 - kHz

参考信号。与之前讨论的高级 PCS 系统（在

30 - kHz

间隔下工作）相比，这提高了锁相环 (PLL) 的开关时间。这种架构的一个潜在问题是发射载波馈通到接收器，通过在接收期间禁用数字发射采样来消除这种问题。事实上，测得的发射机“关断”泄漏约为 -60 dBm，而发射机“开启”功率约为 20 dBm。

该芯片组的射频部分由一个模拟 BiCMOS 中频 IC 组成，该 IC 将数字样本转换为 248MHz 的中频载波；一个硅双极型频率合成器，产生最终上变频的本振信号；以及两个 GaAs MESFET IC——一个将频率从 248MHz 上变频到 1.9GHz，另一个包含功率放大器、低噪声放大器和开关。由于 PHS 单元尺寸较小，功率放大器的峰值输出功率大约为 100mW，远小于典型的蜂窝系统。较小的单元尺寸也降低了最坏情况下的路径损耗，从而降低了接收器的动态范围要求。

该系统中不同技术的划分相当具有代表性，体现了当前的技术手段：GaAs MESFET 技术用于靠近天线的性能要求较高的区域（开关、低噪声放大器和功率放大器）；硅双极型技术由于其低相噪特性而用于频率合成器部分；BiCMOS 则用于混合信号环境中更高的集成度。

这两种收发器架构是传统外差和超外差方法的例子，其中片外无源滤波器已被用于“屋顶”和镜像抑制目的。这些滤波器是提高无线电集成水平的主要障碍，因为它们不容易单片实现。最近在无线接收机的直接下变频方法领域取得了实质性进展，该方法消除了对镜像抑制滤波器的需求，并且更适合完全单片集成。然而，直接转换接收机也有一些独特的问题，包括对直流偏移和二阶失真的敏感性。[6]和[7]对该领域的最新研究进行了很好的综述。

三、射频集成电路实现的技术考虑

射频应用的最佳技术选择受到性能、晶圆成本、水平等问题的复杂影响

表 I

硅和 GaAs 半导体技术的基本材料特性比较

特性

硅

GaAs

电击穿场强 (V/cm)

\approx 3 \times 10^{5}

\approx 4 \times 10^{5}

电子迁移率 (cm

^{2} / V

-秒)

\approx 1500

\approx 8500

热导率在

300^{\circ} K

)

\approx 1.45

\approx 0.45

饱和电子漂移速度 (@

10^{5} V / cm

)

\approx 10^{7}

\approx 10^{7}

1/f 噪声角频率 (Hz) BJT/HBT MOSFET/MESFET

10 - 10^{3}

10^{3} - 10^{5}

集成和上市时间。如前所述，射频领域的性能问题非常多方面，这是因为各种构建块对性能有不同的要求。这些不同的要求通常会导致使用多种技术来实现最先进的无线电，正如上一节所示。

直到最近，GaAs 技术由于其更高的电子迁移率和饱和漂移速度而具有更高的速度，因此预计将在射频集成电路领域占据主导地位。表 I 总结了硅和 GaAs 固有材料特性相关的差异，尤其关注对射频应用至关重要的差异。仅基于材料特性（特别是低场电子迁移率和能带隙），GaAs 显然更适用于高频器件应用。微波接收机的最高性能组件（例如 0.6dB 噪声系数 Ku 波段 DBS 下变频器 LNA）不可避免地采用 GaAs MESFET 或 PHEMT 技术[8]这一事实证实了这一点。然而，如图 3 所示，硅技术的晶体管单位电流增益频率（

f_{T}

）最近已达到与 GaAs 在

1 - 10 GHz

频率范围内相当的水平[9]。在非常短的栅长（大约低于

0.2 μ m

）下，电子的饱和漂移速度决定了

f_{T}

，并且在硅和 GaAs 技术中制造的晶体管具有相当的截止频率，尽管硅基器件的电压水平更高[10]。

尽管 GaAs（或

InP

）基技术的生产

f_{T}

大致相当，但由于其较高的低场迁移率对器件噪声系数有重大影响[11]，因此将继续保持微小但显著的绝对性能优势。导致器件的欧姆电阻在决定噪声系数方面起着重要作用，其主要由低场电子迁移率决定，而典型的 GaAs MESFET 或 PHEMT 的金属栅结构降低了串联栅极电阻，而这比硅化 MOSFET 栅极的串联栅极电阻要低。然而，最近的研究结果表明，MOS 技术中的“

T

栅”铝结构可以实现与 GaAs 相当的栅极电阻值。

图 3. 报告的晶体管截止频率随时间变化的关系图[8]。请注意，所有硅技术现在都能满足

1 - 2 GHz

范围内的应用需求。

MESFET 或 PHEMT [12]。在许多情况下，噪声系数即使相差几十分之一分贝，对无线应用也很重要，尤其是在基站或卫星接收器中，因为噪声系数的降低可以直接转化为发射功率需求的等效降低。

性能的提升意味着硅技术的性能能力与 GaAs 技术在无线通信频率上的性能能力相当。然而，如上所述，晶体管的峰值截止频率并不能完整地反映性能，因为硅器件的高频性能通常是在比 GaAs 器件更高的功耗水平下实现的。然而，与 GaAs 技术相比，硅技术可以实现更高的集成度，这可能会减少片上和片外高频信号布线的需求，从而降低整个系统的功耗。

高频射频集成电路相邻部分之间的寄生耦合，对于高度集成的无线电收发器的设计者来说是一个棘手的实际问题。由于存在振荡的可能性，它对电路的可实现增益设置了实际上限，并且在最终大功率输出放大器级与频率合成器/VCO 共享同一基板的情况下，还会导致振荡器“注入锁定”[13]。这种耦合可以通过平行的基板传导路径[14]或通过封装引线的互感和电容[15]发生。

这种前者效应尤其是在单片硅技术中是一个问题，因为基板电阻率相对较低。它已通过各种工艺技术来解决，包括保护环 [16]、各种硅异质结构 (SOI) 技术 [17] 和硅衬底 (SOS) [18]。此外，对适当电路设计的仔细关注，包括使用完全平衡的信号通路，可以显着减轻这个问题。相比之下，GaAs 技术在高频下表现出更大的电路间隔离程度，这是由于基板的半绝缘性质。

接下来的几个部分将说明在实现关键无线系统构建块中涉及的一些技术考虑因素。

A. 低噪声放大器

低噪声放大器 (LNA) 是射频系统中的关键性能瓶颈之一。它们需要应对来自天线的多样化信号——这些信号的幅度通常大于所需信号——因此同时需要低噪声和高线性度。衡量这些要求的两个指标是放大器的噪声系数，它决定了最小可检测信号 (MDS)，以及三阶输入截点 (IIP3)，它与噪声系数一起决定了无杂散动态范围 (SFDR)。SFDR 决定了 MDS 和最大输入信号在发生显著失真之前之间的差异 [19]。此外，高增益和低直流功耗是 LNA 的其他要求。

晶体管最小噪声系数的一个非常简化的表达式，适用于双极结型晶体管 (BJT) 和场效应晶体管 (FET)，如下所示 [20]

Noise Figure \approx 1 + k g_{m} r_{b / g} {(\frac{f}{f_{T}})}^{2}

其中

g_{m}

是器件跨导，

r_{b / g}

是基极或栅极电阻，取决于器件是双极晶体管还是场效应管，

k

是材料相关的常数。显然，通过采用在给定电流下具有尽可能高的

f_{T}

和尽可能低的基极或栅极电阻的技术，可以改善放大器的噪声系数。因此，技术缩放将对低噪声放大器的性能产生重大影响，但必须同时注意最小化器件的通路电阻

(r_{b / g})

，同时提高晶体管截止频率。正是后一个

r_{b / g}

因素提供了基于 GaAs 器件的性能优势。

图 4 绘制了各种报道的在 2 GHz 下采用硅和 GaAs 技术的低噪声放大器的放大器增益/直流功耗（单位为

dB / mW

）与噪声系数（单位为 dB）的关系。在比较报道的电路性能时必须谨慎，因为它代表了固有器件性能、工艺特性和电路设计的相互交织。然而，通过比较每种技术中报道的最佳结果，可以评估基本的器件性能极限。最近报道的大多数 LNA 结果，采用 Si CMOS[21]或 Si 双极型技术[22]、[23]制造，都落在增益/(Pdc·NF)约为 0.4 (1/mW)的线上。相比之下，最近的 SiGe HBT 结果[24]展示了一个完全集成的 LNA，其噪声系数为 0.95 dB，功耗为 2 mW，增益为 10.5 dB（频率为 2.4 GHz），品质因数约为 5.5

(1 / mW)

。报道的最好的 GaAs LNA 的品质因数约为

3.0 (1 / mW)

[25]-[27]。这些结果表明，如果直流功耗是一个主要考虑因素，先进的 GaAs 或 SiGe 技术在这些频率下具有潜在的性能优势。

由于低噪声前端的极端动态范围考虑，线性度是 LNA 的同样重要的品质因数。在这种情况下，线性度品质因数是输入三阶交截点 (IP3) 与直流功耗之比。场效应晶体管（MOSFET 以及 GaAs MESFET 和 PHEMT）普遍

图 4. 绘制了最先进 2 GHz 低噪声放大器的增益直流功率比与噪声系数之间的关系。最佳结果的品质因数约为 2.5/mW [21]-[27]。

图 5. 绘制了图 4 中相同单片 2 GHz 放大器的放大器线性品质因数。最佳结果落在一条约为

0.08 mW / mW

的线上 [21]-[27]。

通常，由于其电流与电压的近似平方关系，与双极器件相比，场效应晶体管通常表现出改进的三阶互调失真。另一方面，双极晶体管放大器最近也展示了出色的线性性能，这显然是由于基极-发射极结中电阻和电容非线性的部分抵消在某些频率下引起的 [28]。图 5 将各种最近报道的单片低噪声放大器电路（所有电路都在约 2 GHz 工作）的这种线性品质因数进行了比较。与噪声系数的情况一样，如果直流功率耗散是一个关键参数，SiGe 和 GaAs 技术的性能优势是显著的，尽管改进程度不太明显。其原因之一是场效应晶体管的互调性能得到改进。最佳放大器结果的 IIP3/直流功率比约为 0.10。

硅双极晶体管和 MOS 器件在低噪声放大器 (LNA) 应用中的使用权衡，也受到多种因素的影响。作为一个典型的例子，一个

0.5 - μ m

NMOS 器件的峰值

f_{T}

和

f_{MAX}

分别约为 20 GHz 和 40 GHz [29]。相比之下，在相同工艺中制造的 npn 双极器件的峰值

f_{T}

和

f_{MAX}

分别为 20 GHz 和 28 GHz。MOS 器件的改进

f_{MAX}

，以及由此带来的更高的微波增益，主要归因于其栅极电阻低于双极器件的基极电阻。

图 6. 硅 BJT 和 NMOS 器件的高频性能测量结果。(a)

f_{T}

和

f_{MAX}

与集电极/漏极电流的关系。(b)

f_{T} / f_{MAX}

与集电极/漏极电压的关系 [29]。

MOS 器件的优势主要体现在其较低的栅极电阻，与双极器件的基极电阻相比。MOS 器件在低电流下具有明显的性能优势，而双极晶体管在低电压下性能更好。这在图 6 的

f_{T}

和

f_{MAX}

曲线中得到了体现 [29]。

当宽度适当缩放，并根据

f_{T}

和功耗进行归一化时，MOS 器件的最小噪声系数略低于双极器件，但其最佳源电阻与

50 Ω

的距离则更远（接近开路状态，因为等效输入噪声电流很低），这使得最佳低噪声阻抗匹配变得困难。MOS 器件的最佳源阻抗可以更接近

50 Ω

，但代价是功耗或噪声系数增加。

电路设计改进以及优化单片组件的可用性在许多情况下也能提高性能。例如，[24] 的 SiGe HBT 低噪声放大器 (见图 7) 采用单片变压器反馈结构，以优化功耗、输入反射损耗和噪声系数。高质量的

图 7. 基于单片变压器耦合的 SiGe HBT 低噪声放大器示意图 [24]。

电感结构与 SiGe HBT 技术的优异性能相结合，实现了极低的功耗和优异的性能。

B.功率放大器

用于射频应用的功率放大器的复杂性至少与低噪声放大器的复杂性一样具有挑战性。电路必须同时满足线性度、增益、输出功率和功率附加效率的要求。此外，电源电压降低的趋势（从 5 V 到 3 V 甚至更低）使得由于阻抗匹配限制难以维持所需的输出功率和效率。最后，功率放大器必须向天线提供各种输出功率，因为用户会在小区站点内移动。理想情况下，放大器的功率附加效率不应随着输出功率从接近零变化到其最大值而显着下降。

无线系统中的一个主要难题是，功率放大器通常以比其峰值功率和功率附加效率点“降低”的模式运行，以满足系统的线性要求。背减量的大小取决于所采用的调制方案——高斯滤波最小频移键控 (GMSK) (GSM 和 DECT) 为 0 dB，Pi/4DQPSK (IS-54 和 PHS) 为 7 dB，QPSK (IS-95) 为 10 dB，16QAM 为 12 dB，这些都是典型的值。从这个意义上讲，像 GMSK 这样的恒包络调制方案在功率放大器性能方面具有明显的优势，因为它们可以在接近峰值效率下运行。然而，与其他调制方法相比，恒包络调制在频谱效率 (b/s/Hz) 方面付出了很大的代价。

在数字通信系统中，输出功率放大器的线性度（决定所需的背减量）通常以 dBc 的邻近信道功率比 (ACPR) 来指定，而不是模拟通信应用中更传统的 IIP3/IIP5。ACPR 是由数字调制波形引起的放大器非线性导致的频谱“溢出”到相邻频带的度量。幸运的是，这两个指标密切相关，并且存在一个有用的表达式，用于根据指定的 ACPR 来计算所需的 IP3。

图 8. GaAs PHEMT [31] 的三阶 IM 功率和邻道功率比较。请注意，IM3 和 ACPR 在较宽的输入功率范围内彼此跟踪。

最近推导了一种 CDMA 系统 [30]，它由

IP 3 = - 5 \log [\frac{P_{IM 3} (f_{1}, f_{2}) B^{3}}{P_{o} [{(3 B - f_{1})}^{3} - {(3 B - f_{2})}^{3}]}] + 22.2

其中 IP3 是所需的输出三阶截点，

dBm, B

是信号带宽的一半，

f_{1}

和

f_{2}

是带外频率限制，

P_{o}

是放大器的输出功率，

P_{IM 3} (f_{1}, f_{2})

是带外指定功率。该表达式假设仅三阶非线性决定带外功率，尽管也可以进行一些修改以检查高阶非线性的影响。实验证明，IM3 和 ACPR 彼此密切跟踪，正如 (2) 式预测的那样，并且正如 [31] 中的数据（参见图 8）所示。

功率放大器通常以 AB 类模式运行，以在线性度和功率附加效率之间取得折衷，这对于大多数射频集成电路 (RFIC) 应用而言是常见的。在这种情况下，放大器性能的关键因素是晶体管

f_{MAX}

（用于获得高功率增益）、线性度（用于最低可能的邻道干扰）和击穿电压（对于双极器件为 BVCEO，对于场效应管为 BVGDS）。事实证明，由于大多数便携式装置工作电压的降低，击穿电压近年来对手机变得不太重要。功率放大器的功率附加效率由众所周知的表达式给出

PAE = \frac{η}{1 - 1 / G}

其中

η

是收集器/漏极效率——通常在 40 到

75 %

之间变化——而

G

是放大器增益。由于增益对于获得最佳性能至关重要，因此大多数高性能功率放大器在

2 - GHz

频率范围内都采用砷化镓技术来实现尽可能高的功率附加效率。在较低频率下，硅 MOS 器件通常被用于功率放大器，因为它们成本低廉且运行稳定，尽管其性能比砷化镓技术差。图 9 总结了用于 PHS 应用的单片功率放大器性能的最新比较。

图 9. ACP

< - 55 dBc

的 PHS/PACS 功率放大器性能，在 600 kHz 偏移量 [75]-[80] 处。使用砷化镓 PHEMT 获得最佳性能。

1900 MHz，其中相邻信道泄漏规范为 -55 dBc，在载波中心 600 kHz 处指定 [32]。最佳结果是使用

0.25 - μ m

砷化镓 PHEMT 技术实现的，这可能是由于其更高的

f_{T}

和

f_{MAX}

（分别为 50 和 90 GHz）而高于砷化镓 MESFET 技术。然而，结果差异并不显著，并且 PHEMT 器件在这些频率下的较高电流和功率增益可能只会导致在给定输出功率下的功率附加效率略有提高。

由于相邻信道功率性能规格不完整，图 9 中未展示其他几个有前景的候选功率放大器技术的实验结果。最近，一种 SiGe HBT 在 1.9 GHz 的双音操作下，演示了 23 dBm 的输出功率和

37 %

的功率附加效率，产生的三阶互调产物为 -30 dBc [33]。一个完全集成的射频 MOS 功率放大器在 850 MHz 的频率下，在 5.8 V 的电源电压下，实现了 56% 的功率附加效率和 1.5 W 的输出功率 [34]。

与低噪声放大器一样，尽管硅基器件具有很高的

f_{T}

，但其峰值性能在可预见的未来仍然会落后于 GaAs 器件，即使在较低的电源电压下。众所周知的半导体器件速度与击穿电压的 Johnson 极限 [35] 导致 GaAs 器件即使在较低的运行电压下也具有显着更高的增益，这是由于更高的电子迁移率。更高的增益转化为更高的工作频率下的改进的功率附加效率，以及潜在的线性度。因此，通常情况下，GaAs 功率器件获得最佳性能，并且在可预见的未来，这种情况将保持不变。在低压技术中设计功率放大器时，必须谨慎，因为在极端电压驻波比 (VSWR) 条件下，峰值漏极/集电极电压可能接近电源电压的四倍 [36]。

功率放大器设计要求格外关注封装寄生效应、热阻抗和谐波终止问题[37]。级间匹配网络中的损耗必须绝对最小化，

线性和增益效率之间的权衡通常通过最佳偏置和阻抗匹配来实现。这些器件的高阻抗匹配比通常需要片外混合电路才能获得最大的增益效率。由于能够在半绝缘衬底上轻松实现低损耗阻抗匹配结构，单片 GaAs 技术相比单片硅功率放大器实现具有明显的性能优势。

C. 压控振荡器和频率合成器

压控振荡器 (VCO) 代表着设计工程师面临的最具挑战性的难题之一。理想的 VCO 输出没有相位噪声，可在固定的频率范围内调谐，并且不受温度、工艺漂移、输出负载或电源变化的影响。如今已有混合 VCO 能够非常接近这种理想状态，并且在大批量生产中售价仅为几分钱 [38]。它们通常采用分立的硅双极晶体管、高质量的表面贴装电感器和可变电容二极管，并经过温度补偿和激光调整到合适的中心频率。相比之下，完全单片集成的 VCO 则存在单片电感器质量低（典型的

Q

-因子小于 20）、可变电容二极管质量相对较差 [39]、[40] 以及难以调整中心频率以适应其由于工艺变化而不可避免的漂移等问题。

VCO 谐振器的品质因数主要由谐振器中的电感器决定，由于它对最终振荡器的相位噪声有影响，因此尤其重要。Leeson [41] 推导出一个简化的振荡器相位噪声表达式，该表达式与各种振荡器电路的实验数据在较宽的范围内吻合良好，后来 Scherer [42] 又对其进行了扩展，以考虑闪烁噪声。

S_{ϕ} (ω_{m}) = S_{Δ θ} [1 + {(\frac{ω_{0}}{2 Q ω_{m}})}^{2}] (1 + \frac{ω_{c}}{ω_{m}})

其中

S_{ϕ} (ω_{m})

是频率为

ω_{m}

（与振荡器中心频率的偏移）处的输出功率谱密度，

S_{Δ θ}

是振荡器输入相位误差的功率谱密度（大约为

2 F K T / P_{s}

，其中

F

是噪声系数，

P_{s}

是信号功率），

Q

是谐振器的负载品质因数，

ω_{o}

是振荡器输出的中心频率，

ω_{c}

是闪烁噪声拐角频率。

此结果说明了谐振器电路对于振荡器的重要性，因为功率谱密度随着品质因数的平方而下降。低噪声振荡器还需要较大的输出幅度和低噪声放大器才能获得最佳性能。因此，预计在可预见的未来，技术改进不会显著改善给定功耗下单片 VCO 的相位噪声，因为电感

Q

相对难以大幅改进（参见第四节），而晶体管噪声系数已经相当低。唯一其他控制变量是信号功率，它与直流功耗直接相关。

图 10 说明了具有内部和外部谐振器的 2 GHz VCO 性能之间的差异。通常，电路获得最佳性能

图 10. 在 100 kHz 的偏移频率下，2 GHz 频率范围内各种单片 VCO 电路的相位噪声与直流功率的关系测量结果[81]-[87]。使用外部谐振器可获得最佳噪声性能。

使用外部谐振器，并且随着直流功率的降低，相位噪声趋于上升。然而，预计随着各个团队不断开发改进此类问题的电路设计技术，全单片振荡器的性能将继续提高。

图 10 没有显示出关于实现压控振荡器(VCO)的最佳半导体技术的任何明显趋势。历史上，硅 BJT 由于其低

1 / f

噪声而一直是微波振荡器应用的首选，这对于窄带宽应用和在微波频率下的足够增益尤其重要。GaAs MESFET 已用于更高微波频率的介质谐振器振荡器(DRO)，因为介质谐振器的极高

Q

导致许多应用中可接受的相位噪声[43]。Si/SiGe HBT 表现出与 Si BJT 同样好的

1 / f

噪声性能[44]，但增益要大得多。一个

7.5 - GHz Si / SiGe

单片微波集成电路(MMIC) VCO 在 100 kHz 的偏移频率下显示出小于

100 dBc / Hz

的相位噪声[45]。然而，GaAs 甚至 CMOS 器件也表现出优异的性能。这可能部分是由于它们改进的线性度，这往往可以最大限度地减少低频噪声分量的上变频[46]。

VCO 的输出通常通过锁相环 (PLL) [47] 中嵌入的分频器与外部参考信号锁相。在这种情况下，同样重要的是要将分频器的相位噪声降至最低，以确保不会影响整体噪声性能。理想无噪声数字分频器比率为

N

时的输入相位噪声在分频器输出端降低

20 \log_{10} N

[48]。在这种情况下，分频器输出端的相位噪声要求可能比分频器输入端的相位噪声要求更重要，这与更典型的级联噪声计算相反。

为了对分频器相位噪声进行准确的技术比较，应将分频器电路归一化为相同的频率。此外，同步计数器和行波计数器的相位噪声性能差异显著 [49]，

图 11. 归一化为 10 GHz 的已报道分频器残余相位噪声 [50]。请注意，硅双极晶体管较低的相位噪声导致较低的残余分频器相位噪声。

因为在行波计数器的情况下，所有噪声源都是独立叠加的。图 11 绘制了各种技术实现的分频器的相对相位噪声性能，归一化为 10 GHz [50]。从这些结果可以清楚地看出，在其他条件相同的情况下，表现出低闪烁噪声的技术将表现出最佳的分频器相位噪声性能。

射频开关

高品质微波开关是大多数 TDD 系统输入的关键组成部分，因为它们执行在发送和接收模式之间切换的关键任务。历史上，微波开关是使用高质量的 PIN 二极管实现的。然而，这些器件所需的较大控制电流使得在大多数手持应用中使用基于 GaAs FET 的开关成为必要（由于其低直流功耗）。

当超过 +30 dBm 的发射功率通过一个由 3V 或更低电源供电的开关时，会产生重大冲突。这两个问题是在“开”态保持线性度和在“关”态保持隔离。由于在开关输入的大功率变化期间可能正向偏置基板结二极管，结隔离硅技术很难达到这些性能目标。GaAs MESFET 开关的典型值在 1 GHz 时达到 +30 dBm 的 1 dB 压缩点，插入损耗为 1 dB，隔离度为 25 dB [51]。最近演示了一种用于 PHS (1.9 GHz) 应用的 GaAs MESFET 单极双掷 (SPDT) 开关，该开关采用一种新颖的谐振结构，以改善“关”态的隔离 [52]。其插入损耗为 0.5 dB，隔离度为 35.8 dB。

在更高的频率下，最近演示的 CMOS/SOS 开关具有 18 dBm 的输入参考三阶交点，频率为 2.4 GHz，插入损耗为 1.8 dB，关态隔离度为 30 dB [53]。在该特定应用中，在半导体集成电路技术中构建的开关

具有绝缘衬底（例如 GaAs 和 CMOS/SOS）的开关与体 CMOS 技术相比具有一些显著的优势。然而，最近演示了一种用于 DECT 和 DCS1800 应用的 Si/SiGe HBT SPDT 开关[54]。插入损耗为

< 1.5 dB

，隔离度为

> 25 dB

，但未报告线性度。

四、射频集成电路应用的技术研究方向

可预见的未来射频集成电路技术的重大发展将是 CMOS 技术的持续进步，以及在较小程度上硅双极和 GaAs 技术的进步，朝着更小的尺寸、更高的性能和更高的集成度发展。结果，射频集成电路应用可以在相当长一段时间内“乘着”数字集成电路技术进步的浪潮。

但是，各种专门为射频集成电路设计的，但又补充现有方法的新技术正开始从各个实验室出现。这些技术可能会在未来显著提高射频集成电路的性能。本节将总结一些最近在射频集成电路技术根本改进方面采用的创新方法。

A. 单片电感器

虽然平面单片电感拥有悠久的历史，但最近在开发中，特别是应用于射频集成电路（RFIC）振荡器（VCO）方面，兴趣有所增强。高性能电感的实现——其性能与混合实现相当——从根本上受到限制，因为电感的

Q

大致与电感面积成正比 [55]；单片集成电路的不可避免的面积限制使得

Q

的显著改进几乎不可能。目前大多数增强

Q

的努力都涉及串联电阻的适度降低，或消除基板损耗效应。这些努力包括使用厚金金属化 [56]，并行使用多层金属 [57]，用于去除电感下方电阻性材料的批量微机械加工技术 [58]，以及使用旋转涂层厚介质 [59] 来物理分离电感和有损耗的硅基板。迄今为止，单片电感

Q

的峰值已达到 5-20 的范围，但这仍然远低于使用外围混合组件所能达到的水平，后者具有典型的峰值

Q

在 50-500 的范围。

报告的峰值

Q

(在自共振之前) 随电感变化的总结如图 12 所示。显然，在半绝缘衬底上，例如 GaAs 或蓝宝石，以及极厚的高导电金属层，例如金，可以获得最佳结果。这在标准的硅工艺环境中将难以实现。最近使用铜金属化技术的结果表明，在使用标准超大规模集成 (VLSI) 金属化技术的情况下，

Q

方面有所改善 [60]。单片电感器

Q

的进一步改进最近由研究人员展示，他们采用“多孔硅”工艺技术来增加螺旋电感器下方基底的电阻率 [61]。

图 12. 单片电感器的峰值

Q

值随电感变化的报告 [56]-[59]。使用半绝缘衬底和相对较厚的金属化层可以获得最高的峰值电感器

Q

值。

B. 用于射频集成电路 (RFIC) 应用的微机械技术

近年来，体微加工和表面微加工技术已被应用于射频和微波集成电路，以解决传统半导体方法在高频收发器方面的一些局限性[62]。这些器件包括用于前端 TDD 应用的微波开关[63]-[65]和用于 VCO 应用的高

Q

微机械电容器[66]。与基于半导体的开关相比，这些开关具有更高的隔离度、插入损耗和线性度，因为开关中唯一的导体是金属，唯一的电介质是空气，

{Si}_{3} N_{4}

和

{SiO}_{2}

。运行期间几乎没有直流功耗，并且已证明输入截取点超过+66 dBm [65]。“弯梁”[62]和电容耦合开关[65]几何结构都已被证明。弯梁方法有望降低插入损耗并提高隔离度，但可靠性性能存在不确定性。两种方法的开关时间似乎都足以满足大多数手持移动应用的需求。

一种微加工电压可变电容器[66]，其中平行板电容器的极板悬空于空气中，展示了

16 %

的调谐范围，在 1 GHz 时的品质因数为 60。对于 VCO 应用，该元件将成为低

Q

单片可变电容二极管的有吸引力的替代品。这种方法的一个潜在缺点是，由于结构内的机械谐振引起的振动引起的相位噪声可能很大。降低压力环境可以减少这种影响。

在更高的频率下，近年来在用于实现 20-100 GHz[67]、[68]单片悬空带状线滤波器的整体微加工技术领域取得了实质性进展。在这些频率下，自由空间波长与单片集成电路制造技术兼容，并且可以实现的

Q

远高于平面集成电路方法，因为传输线基本上是“悬浮在空中”。这些结构表现出可忽略的介电

损耗以及极少的色散或辐射损耗。采用这项技术实现了一个 95 GHz 带通滤波器，其插入损耗为 3.4 dB，带宽为 6%[68]。然而，将这项技术扩展到较低频率面临一些巨大的挑战，因为匹配元件所需的尺寸随着频率的降低而增大。

C. 用于射频集成电路的 CMOS/SOS 技术

为了规避硅技术在射频集成电路应用中的一些缺点（有损耗的衬底、高频隔离性差），一种方法是在 CMOS/SOS 配置中使用蓝宝石衬底 [69]、[70]。人们认识到，如果成本能够与传统 CMOS 技术相媲美，这项技术除了其在抗辐射环境中的传统应用之外，还可能在微波和射频电路中具有潜在的应用。

最近，这项技术在无线收发器应用方面的开发取得了实质性进展。具有

0.5 - μ m T

栅结构的

N

通道 MOSFET 表现出超过 22 GHz 的

f_{T}

值和超过 60 GHz 的

f_{MAX}

值[71]。类似的

P

通道器件表现出超过 10 GHz 的

f_{T}

值和超过 50 GHz 的

f_{MAX}

值。采用该技术制造的

2.4 - GHz

单片低噪声放大器（LNA）在功耗为 14 mW 的情况下，实现了 10 dB 的增益、2.8 dB 的噪声系数和 4 dBm 的输入参考截取点[28]。图 13 显示了该技术最近取得的优异电感性能。

Peregrine Semiconductor 公司也利用 CMOS/SOS 技术演示了一种 1.1 GHz 的分频锁相环频率合成器，其功耗仅为 24 mW [72]，采用

0.7 - μ m

技术。输出电路的相位噪声在距载波频率约 650 MHz 的 31.25 kHz 处

75 dBC / Hz

。高隔离度的衬底有助于提高相位噪声性能，最大限度地减少了电路数字部分的噪声对高频 VCO 和锁相环的互调的影响。

V. 成本和上市时间

在商业市场上实施射频集成电路的其他重要问题是最终生产成本和上市时间。最终生产成本主要取决于制造效率和累积生产量。高速硅双极型和 GaAs 射频市场预计在未来四年内将增长到超过 10 亿美元，但它们都被超过 1000 亿美元/年的 CMOS 市场远远超过。因此，在可预见的未来，CMOS 技术预计在最终晶圆生产成本（以每平方毫米美元计）方面将具有显著优势，这为将 CMOS 技术应用于射频领域提供了诱人的机会。例如，美光科技已经展示了一套基于 CMOS 技术的 RFID 产品。

^{2}

每个

集成电路结合了直接序列扩频（DSSS）微波频率无线电、微控制器和低功耗静态随机存取存储器（SRAM）。该集成电路与天线和电池结合使用，构成完整的 RFID 产品。

然而，上市时间和性能问题对于射频应用也很重要，在这些方面，传统的 Si 双极型和 GaAs 技术目前仍具有一定的优势。此外，分立式混合射频系统构建块的成本和性能仍在快速提高，这些组件易于原型设计并快速投入生产，这使得许多高度集成的单片射频集成电路的实现方案[73]变得难以生存。

然而，从长远来看，CMOS 技术将获得许多这些理想的特性，而 Si 双极型和 GaAs 技术将发现自己在

1 - 2.5 GHz

频率范围内越来越受到 CMOS 竞争的压力。射频 CMOS 是集成电路领域研究最活跃的领域之一，最近发表的大量论文[74]就证明了这一点。

VI. 结论

高度集成射频收发器的实现是当今集成电路技术领域的一大挑战。随着世界各地的研发团队开发出改进的技术，以最大限度地减少集成电路技术对无线电单元所需各种功能的限制，“单芯片无线电”的低成本理想目标正变得越来越现实。实现这些无线电的技术选择受到多种因素的影响，包括各个关键功能领域的性能，以及最终的生产价格和上市时间。从长远来看，CMOS 技术显然是最有吸引力的技术。然而，目前，射频收发器的关键功能模块在 GaAs 或 Si 双极型技术中表现出最佳性能，尤其是在直流功耗是一个主要考虑因素的情况下。

致谢

作者要感谢加州大学圣迭戈分校无线通信中心许多同事的宝贵见解，包括 P. Asbeck 教授、I. Galton 教授和 A. Acampora 教授。此外，他还想感谢与休斯网络系统公司的 L. Blue 和 S. Rosenbaum、Sierra Monolithics 公司的 D. Rowe，以及休斯研究实验室的 C. Baringer 博士和 P. Greiling 博士，以及 AMCC 公司的 G. Gutierez 进行的许多宝贵讨论。审稿人对稿件的详细评论也深表感谢。

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Lawrence E. Larson（M’82-SM’90）于 1979 年获得纽约伊萨卡康奈尔大学电气工程学士学位，并于 1980 年获得该校电气工程硕士学位。他于 1986 年获得加利福尼亚大学洛杉矶分校电气工程博士学位。

1980 年，他加入了位于加利福尼亚州马利布的休斯研究实验室，在那里他领导了高频 InP、GaAs 和硅集成电路在各种雷达和通信应用中的开发工作。1994 年至 1996 年，他在马里兰州格尔曼敦的休斯网络系统工作，在那里他领导了用于无线通信应用的射频集成电路的开发工作。1996 年，他加入了加州大学圣地亚哥分校的教职，并担任通信产业讲座的首任教授。他已经发表了 90 多篇论文，并获得了 19 项美国专利。

拉尔森博士是 1996 年休斯电子公司劳伦斯·A·海兰德专利奖的共同获得者，该奖项表彰他在低噪声毫米波 HEMT 方面的贡献。

稿件收到日期：1997 年 8 月 5 日；修订日期：1997 年 10 月 20 日。

作者就职于加利福尼亚大学圣迭戈分校电气与计算机工程系，地址：美国加利福尼亚州拉霍亚 92093。

出版商项目标识符 S 0018-9200(98)01705-3。
$^{1}$ 这些研究结果是在加州大学圣地亚哥分校的 P. Asbeck 教授和海军指挥控制和海洋监视中心的 I. Lagnado 博士的指导下获得的。

$^{2}$ 您可以在 http://www.microncommunications.com 上找到该技术的精彩概述。