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转换器控制块(CONVCTRL)


31转换器控制块(CONVCTRL)


转换器控制模块总结了产品中实现的所有转换器通用的控制功能。提供以下功能:

  • 相位同步器(PhSync)


    提供时钟使能信号以同步所有模拟块的时钟信号


    转换器控制块包含配置相关功能所需的寄存器。


图229 CONVCTRL模块概述

此外,还可以找到以下部分:

  • 第17页的“应用注意事项”

  • 第20页的“登记册和地点摘要”

注意:本章介绍TC3xx系列的CONVCTRL,包括所有系列成员的特性和功能。


产品的具体特征在产品特定附录中描述。


本产品特定附录规定了偏差(例如降级等)从这个家庭文件。


转换器控制块(CONVCTRL)


31.1 31.1 31.1quad31.1 \quad CONVCTRL的配置


功能单元的配置通过在相应功能部分中定义的专用寄存器完成。这里定义了所有块通用的通用寄存器。


模块标识寄存器

ID
Modu     Reg  我们 Re  瓦尔 00 00
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
OD_ MBE
Modu en at Reg we Re Val 00 00 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 OD_ MBE | Modu | en | at | Reg | | | | | | | | we | Re | Val | 00 | 00 | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | 31 | 30 | 29 | 28 | 27 | 26 | 25 | 24 | 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 | | | | | | | | | OD_ | MBE | | | | | | | |
 领域  比特  类型  描述
MOD_REV 7 : 0 7 : 0 7:07: 0 r

模块修订版 指示实现的修订号。这些信息 取决于设计步骤。
Module Revision Indicates the revision number of the implementation. This information depends on the design step.| Module Revision | | :--- | | Indicates the revision number of the implementation. This information | | depends on the design step. |
MOD_TYPE 15 : 8 15 : 8 15:815: 8 r

模块类型 该内部标记固定在 CO H CO H CO_(H)\mathrm{CO}_{H}.
Module Type This internal marker is fixed to CO_(H).| Module Type | | :--- | | This internal marker is fixed to $\mathrm{CO}_{H}$. |
MOD_NUMBE
R
MOD_NUMBE R| MOD_NUMBE | | :--- | | R |
31 : 16 31 : 16 31:1631: 16 r
模块编号表示模块标识号{f10 bd 1c 75-a4 f0 - 48 b3-b63 e-4920 c23 ab 7d2} CONVCTRL)
Field Bits Type Description MOD_REV 7:0 r "Module Revision Indicates the revision number of the implementation. This information depends on the design step." MOD_TYPE 15:8 r "Module Type This internal marker is fixed to CO_(H)." "MOD_NUMBE R" 31:16 r "Module Number Indicates the module identification number (00FF" {f10bd1c75-a4f0-48b3-b63e-4920c23ab7d2} CONVCTRL)| Field | Bits | Type | Description | | :--- | :--- | :--- | :--- | | MOD_REV | $7: 0$ | r | Module Revision <br> Indicates the revision number of the implementation. This information <br> depends on the design step. | | MOD_TYPE | $15: 8$ | r | Module Type <br> This internal marker is fixed to $\mathrm{CO}_{H}$. | | MOD_NUMBE <br> R | $31: 16$ | r | Module Number <br> Indicates the module identification number <br> $(00 \mathrm{FF}$ {f10bd1c75-a4f0-48b3-b63e-4920c23ab7d2} CONVCTRL) |
,

 时钟控制寄存器


时钟控制寄存器允许编程人员根据应用要求调整模块的功能和功耗。它控制模块时钟信号和对睡眠信号的反应。

CLC
 时钟控制寄存器
31

转换器控制块(CONVCTRL)
 领域  比特  类型  描述
DISR 0 rw

模块禁用请求位用于模块的启用/禁用控制。 0 B 0 B 0_(B)quad0_{\mathrm{B}} \quad 根据请求:启用模块时钟 1 B 1 B 1_(B)quad1_{\mathrm{B}} \quad 关闭请求:停止模块时钟
Module Disable Request Bit Used for enable/disable control of the module. 0_(B)quad On request: enable the module clock 1_(B)quad Off request: stop the module clock| Module Disable Request Bit | | :--- | | Used for enable/disable control of the module. | | $0_{\mathrm{B}} \quad$ On request: enable the module clock | | $1_{\mathrm{B}} \quad$ Off request: stop the module clock |
DISS 1 rh

模块禁用状态位 0 B 0 B 0_(B)quad0_{\mathrm{B}} \quad 模块时钟使能 1 B 1 B 1_(B)quad1_{\mathrm{B}} \quad 关闭:模块未计时
Module Disable Status Bit 0_(B)quad Module clock is enabled 1_(B)quad Off: module is not clocked| Module Disable Status Bit | | :--- | | $0_{\mathrm{B}} \quad$ Module clock is enabled | | $1_{\mathrm{B}} \quad$ Off: module is not clocked |
EDIS 3 rw

睡眠模式启用控制用于控制模块对睡眠模式的反应。 0 B 0 B 0_(B)quad0_{\mathrm{B}} \quad 睡眠模式请求已启用且功能正常 1 B 1 B 1_(B)quad1_{\mathrm{B}} \quad 模块忽略睡眠模式控制信号
Sleep Mode Enable Control Used to control module's reaction to sleep mode. 0_(B)quad Sleep mode request is enabled and functional 1_(B)quad Module disregards the sleep mode control signal| Sleep Mode Enable Control | | :--- | | Used to control module's reaction to sleep mode. | | $0_{\mathrm{B}} \quad$ Sleep mode request is enabled and functional | | $1_{\mathrm{B}} \quad$ Module disregards the sleep mode control signal |
0 0 0\mathbf{0} 2, r
31 : 4 31 : 4 31:431: 4
保留,写入0,读取为0
Field Bits Type Description DISR 0 rw "Module Disable Request Bit Used for enable/disable control of the module. 0_(B)quad On request: enable the module clock 1_(B)quad Off request: stop the module clock" DISS 1 rh "Module Disable Status Bit 0_(B)quad Module clock is enabled 1_(B)quad Off: module is not clocked" EDIS 3 rw "Sleep Mode Enable Control Used to control module's reaction to sleep mode. 0_(B)quad Sleep mode request is enabled and functional 1_(B)quad Module disregards the sleep mode control signal" 0 2, r 31:4 Reserved, write 0, read as 0 | Field | Bits | Type | Description | | :--- | :--- | :--- | :--- | | DISR | 0 | rw | Module Disable Request Bit <br> Used for enable/disable control of the module. <br> $0_{\mathrm{B}} \quad$ On request: enable the module clock <br> $1_{\mathrm{B}} \quad$ Off request: stop the module clock | | DISS | 1 | rh | Module Disable Status Bit <br> $0_{\mathrm{B}} \quad$ Module clock is enabled <br> $1_{\mathrm{B}} \quad$ Off: module is not clocked | | EDIS | 3 | rw | Sleep Mode Enable Control <br> Used to control module's reaction to sleep mode. <br> $0_{\mathrm{B}} \quad$ Sleep mode request is enabled and functional <br> $1_{\mathrm{B}} \quad$ Module disregards the sleep mode control signal | | $\mathbf{0}$ | 2, | r | | | | $31: 4$ | Reserved, write 0, read as 0 | |

当模块禁用时,建议不要写入或读取模块寄存器(CLC除外)。


写操作将生成总线错误。


当模块在挂起状态下被禁用( DISR = 1 B DISR = 1 B DISR=1_(B)\mathrm{DISR}=1_{B} )时,相应的状态位( DISS = 1 B DISS = 1 B DISS=1_(B)\mathrm{DISS}=1_{B} )将仅在几个时钟周期后被设置。要生成它们,需要重复写入CLC。参见第4页的OCS注释。


OCDS控制和状态寄存器


OCDS控制和状态寄存器OCS控制模块在挂起模式下的行为(用于调试)。寄存器OCS通过复位清零。它只能在OCDS启用时写入。


如果OCDS被禁用,OCS寄存器值将不会改变。当OCDS禁用时,OCS暂停控制无效。
OCS