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mipialliance


D-PHY SM SM  ^("SM "){ }^{\text {SM }} 規範

 版本 2.0
 2015 年 11 月 23 日

MIPI 板採用 2016 年 3 月 8 日

隨著物理工作組的持續工作,預期對本文件將進一步進行技術變更。

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 內容

 內容 … iii
 圖表 … vii
Tables … x x xx

發行歷史 … xii


1 引言 … 1


1.1 範圍 … 1


1.2 目的 … 2


2 術語 … 3


2.1 特殊術語的使用 … 3


2.2 定義 … 3


2.3 縮寫 … 4


2.4 縮寫 … 4


3 參考文獻 … 6


4 D-PHY 概述 … 7


4.1 PHY 功能摘要 … 7


4.2 強制功能 … 7


5 建築 … 8


5.1 車道模組 … 8


5.2 主從 … 9


5.3 高頻時鐘生成 … 9


5.4 時鐘通道、數據通道和 PHY 協議介面 … 9


5.5 可選車道選項 … 10


5.6 車道模組類型 … 12


5.6.1 單向數據通道 … 13


5.6.2 雙向數據通道 … 13


5.6.3 鐘路。… 14


5.7 配置 … 14


5.7.1 單向配置 … 16


5.7.2 雙向半雙工配置 … 17


5.7.3 混合數據通道配置 … 18


6 全球運營 … 19


6.1 傳輸數據結構 … 19


6.1.1 數據單位 … 19


6.1.2 位元順序、序列化和反序列化 … 19


6.1.3 編碼與解碼 … 19


6.1.4 數據緩衝 … 19


6.2 車道狀態和線級 … 19


6.3 操作模式:控制、高速和逃逸 … 20


6.4 高速數據傳輸 … 21


6.4.1 突發有效載荷數據 … 21


6.4.2 傳輸開始 … 21


6.4.3 傳輸結束 … 22


6.4.4 HS 數據傳輸突發。… 22


6.5 雙向數據通道轉換 … 24


6.6 逃脫模式 … 27


6.6.1 遠程觸發器 … 28


6.6.2 低功耗數據傳輸 … 28


6.6.3 超低功耗狀態 … 29


6.6.4 逃逸模式狀態機 … 29


6.7 高速時鐘傳輸 … 31


6.8 時鐘巷超低功耗狀態 … 36


6.9 全球操作時間參數 … 37


6.10 系統電源狀態 … 41


6.11 初始化 … 41


6.12 校準 … 41


6.13 全球操作流程圖 … 45


6.14 數據速率依賴參數(資訊性)… 47


6.14.1 僅包含 UI 值的參數。… 48


6.14.2 包含時間和 UI 值的參數 … 48


6.14.3 僅包含時間值的參數 … 48


6.14.4 僅包含不依賴於數據速率的時間值的參數。… 49


6.15 互操作性 … 49


7 故障檢測 … 50


7.1 競爭檢測 … 50


7.2 序列錯誤檢測 … 50


7.2.1 SoT 錯誤 … 51


7.2.2 SoT 同步錯誤 … 51


7.2.3 EoT 同步錯誤 … 51


7.2.4 逃脫模式進入命令錯誤。… 51


7.2.5 LP 傳輸同步錯誤 … 51


7.2.6 錯誤控制錯誤 … 51


7.3 協議看門狗計時器(資訊性)… 51


7.3.1 HS RX 超時 … 51


7.3.2 HS TX 超時 … 51


7.3.3 逃脫模式超時 … 51


7.3.4 逃脫模式靜音超時 … 51


7.3.5 轉換錯誤 … 52


8 互連和通道配置 … 53


8.1 車道配置 … 53


8.2 邊界條件 … 53


8.3 定義 … 53


8.4 S-參數規格 … 54


8.5 特徵化條件 … 54


8.6 互連規範 … 54


8.6.1 差異特徵 … 55


8.6.2 共模特性 … 57


8.6.3 車道內交叉耦合 … 57


8.6.4 模式轉換限制 … 57


8.6.5 車道間交叉耦合 … 57


8.6.6 車道間靜態偏差 … 58


8.7 驅動器和接收器特性 … 59


8.7.1 差異特徵 … 59


8.7.2 共模特性。… 60


8.7.3 模式轉換限制 … 61


9 電氣特性 … 62


9.1 駕駛員特徵 … 63


9.1.1 高速發射器。… 63


9.1.2 低功耗發射器 … 69


9.2 接收器特性 … 72


9.2.1 高速接收器 … 72


9.2.2 低功耗接收器 … 74


9.3 線路爭用檢測 … 75


9.4 輸入特性 … 76


10 高速數據時鐘定時 … 78


10.1 高速時鐘定時 … 78


10.2 前向高速數據傳輸時序 … 79


10.2.1 數據時鐘時序規範。… 80


10.2.2 規範性擴頻時鐘 (SSC) … 81


10.2.3 發射器眼圖規範 … 82


10.2.4 接收器眼圖規範。… 84


10.3 反向高速數據傳輸時序 … 85


10.4 操作模式:數據速率和通道支持指導 … 86


11 監管要求。… 88


12 內建 HS 測試模式(資訊性)… 89


12.1 介紹。… 89


12.2 進入 HS 測試模式… 90


12.3 HS 測試模式 … 90


12.4 特殊情況:多車道測試。… 92


12.5 正在退出 HS 測試模式 … 92


附錄 A 邏輯 PHY 協議介面描述(資訊性)… 93


A. 1 信號描述 … 93


A. 2 高速從主端傳輸 … 103


A. 3 高速接收在從屬端 … 104


A. 4 從從屬端發送的高速傳輸 … 104


A. 5 高速接收在主端 … 105


A. 6 低功耗數據傳輸。… 105


A. 7 低功耗數據接收。… 106


A. 8 轉彎 … 106


A. 9 校準 … 107


A. 10 光學連接支援 … 109


A.10.1 系統設置 … 109


A.10.2 序列化器和反序列化器區塊圖。… 110


A.10.3 時間限制 … 111


A.10.4 系統限制 … 112


附錄 B 互連設計指南(資訊性)… 113


B. 1 實用距離 … 113


B. 2 RF 頻率頻段:干擾 … 113


B. 3 傳輸線設計 … 113


B. 4 參考層 … 113


B. 5 印刷電路板 … 114


B. 6 彈性薄膜 … 114


B. 7 系列電阻 … 114


B. 8 連接器 … 114


附錄 C 8b9b D-PHY 的行編碼(規範)… 115


C. 1 行編碼特徵 … 116


C.1.1 協議的啟用功能 … 116


C.1.2 已啟用的 PHY 功能 … 116


C. 2 編碼方案 … 116


C.2.1 8b9b 編碼屬性 … 116


C.2.2 數據代碼:基本代碼集 … 116


C.2.3 逗號代碼:獨特例外代碼 … 117


C.2.4 控制碼:常規例外碼 … 118


C.2.5 完整編碼方案 … 118


C. 3 與 D-PHY 的操作 … 118


C.3.1 負載:數據和控制 … 118


C.3.2 HS 傳輸的詳細信息 … 119


C.3.3 LP 傳輸的詳細信息 … 119


C. 4 錯誤信號 … 120


C. 5 擴展 PPI … 120


C. 6 完整代碼集 … 121

 數字


圖 1 通用車道模組功能 … 8


圖 2 兩個數據通道 PHY 配置 … 10


圖 3 選項選擇流程圖 … 11


圖 4 通用通道模組架構 … 12


圖 5 車道符號宏和符號圖例。… 14


圖 6 所有可能的數據通道類型和一個基本的單向時鐘通道。… 15


圖 7 單向單數據通道配置 … 16


圖 8 單向多數據通道配置,無 LPDT … 16


圖 9 使用兩個獨立單向 PHY 的兩個方向,無需 LPDT … 17


圖 10 雙向單數據通道配置 … 17


圖 11 雙向多數據通道配置 … 18


圖 12 混合型多數據通道配置 … 18


圖 13 線級 … 20


圖 14 高速數據突發傳輸 … 22


圖 15 高速數據傳輸的 TX 和 RX 狀態機 … 23


圖 16 轉向程序。… 25


圖 17 轉換狀態機 … 26


圖 18 逃脫模式下的觸發重置命令 … 27


圖 19 兩個數據字低功耗數據傳輸示例 … 29


圖 20 逃逸模式狀態機 … 30


圖 21 在時鐘傳輸和低功耗模式之間切換時鐘通道 … 33


圖 22 高速時鐘傳輸狀態機 … 35


圖 23 時鐘巷超低功耗狀態機 … 36


圖 24 高速數據傳輸中的偏差校準 … 42


圖 25 正常模式與偏斜校準。… 42


圖 26 正常模式與偏斜校準(放大)… 43


圖 27 數據通道模塊狀態圖。… 46


圖 28 時鐘通道模組狀態圖。… 47


圖 29 點對點互連 … 53


圖 30 RX、TX 和 TLIS 的 S 參數特性測試設置… 54


圖 31 差分插入損耗、數據速率 80 Mbps 80 Mbps >= 80Mbps\geq 80 \mathrm{Mbps} 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 的模板 … 55


圖 32 差分插入損耗模板,數據速率 > 1.5 Gbps 和 4.5 Gbps 4.5 Gbps <= 4.5Gbps\leq 4.5 \mathrm{Gbps} … 56


圖 33 雙端差反射模板 … 57


圖 34 車道間共模交叉耦合模板 … 58


圖 35 車道間差分交叉耦合模板 … 58


圖 36 差分反射模板用於通道模組接收器 … 59


圖 37 差異反射模板用於通道模組發射器 … 60


圖 38 RX 共模回損模板… 61


圖 39 完整功能 D-PHY 收發器的電氣功能 … 62


圖 40 D-PHY 信號水平 … 63


圖 41 示例 HS 發射器 … 64


圖 42 理想的單端和結果差分高頻信號 … 65


圖 43 單端 HS 信號的可能 Δ V CMTx Δ V CMTx DeltaV_(CMTx)\Delta \mathrm{V}_{\mathrm{CMTx}} Δ V OD Δ V OD DeltaV_(OD)\Delta \mathrm{V}_{\mathrm{OD}} 失真… 66


圖 44 VCMTX 和 VOD 測量的示例電路 … 66


圖 45 半擺模式下的共模和差模擺幅與默認模式的比較… 67


圖 46 降低重點示例 … 68


圖 47 範例 LP 發射器 … 69


圖 48 LP 發射器驅動邏輯高的 V-I 特性… 70


圖 49 LP 發射器驅動邏輯低的 V-I 特性… 70


圖 50 LP 發射器 V-I 特性測量設置 … 70


圖 51 HS 接收器實現範例 … 73


圖 52 低功耗接收器的輸入故障拒絕 … 75


圖 53 信號和競爭電壓水平 … 76


圖 54 引腳漏電測量示例電路 … 77


圖 55 概念性 D-PHY 數據和時鐘時序合規性測量平面… 78


圖 56 DDR 時鐘定義 … 79


圖 57 數據到時鐘定義 … 80


圖 58 TX 眼圖規範 … 83


圖 59 發射器眼圖驗證設置 … 83


圖 60 接收器眼圖規範 … 84


圖 61 接收器眼圖驗證設置 … 85


圖 62 HS 數據反向傳輸的概念視圖 … 85


圖 63 從屬端的反向高速數據傳輸時序 … 86


圖 64 使用模式檢查器和生成器進行測試 … 89


圖 65 迴路模式的替代測試 … 89


圖 66 來自主端的高速度傳輸示例(單字節總線寬度)… 104


圖 67 範例 高速接收在從屬端(單字節總線寬度)… 104


圖 68 例子 高速從從屬端傳輸(單字節總線寬度)。 … 105


圖 69 範例 高速接收在主端(單字節總線寬度)。 … 105


圖 70 低功耗數據傳輸 … 106


圖 71 低功耗數據接收示例 … 106


圖 72 例子 轉換動作 從發送到接收再回到發送 … 107


圖 73 週期性偏斜校準 - 正常模式下的 PPI 信號。… 108


圖 74 週期性偏斜校準 - 偏斜校準期間的 PPI 信號 … 109


圖 75 典型系統設置與光互連 … 109


圖 76 光學連接典型序列器的框圖。… 110


圖 77 光纖連接典型反序列化器的方塊圖。… 110


圖 78 HS 時鐘啟動與 HS 數據傳輸之間的延遲(無光學連接)。111


圖 79 HS 時鐘啟動與 HS 數據傳輸之間的延遲,使用光纖連接。… 111


圖 80 行編碼層範例 … 115

 表格


表 1 車道類型描述 … 13


表 2 車道狀態描述 … 20


表 3 傳輸開始序列 … 21


表 4 傳輸結束序列 … 22


表 5 高速數據傳輸狀態機描述 … 23


表 6 連結周轉序列 … 24


表 7 轉換狀態機描述 … 26


表 8 逃生進入代碼 … 28


表 9 逃脫模式狀態機描述 … 30


表 10 切換時鐘通道至低功耗模式的程序 … 34


表 11 高速時鐘傳輸啟動程序 … 34


表 12 高速時鐘傳輸狀態機的描述 … 35


表 13 時鐘巷超低功耗狀態狀態機描述 … 36


表 14 全球操作時間參數 … 38


表 15 初始化狀態 … 41


表 16 偏斜校準序列開始 … 43


表 17 偏斜校準序列 … 44


表 18 偏斜校準時間參數 … 45


表 19 D-PHY 版本整合與向下相容性 … 49


表 20 HS 發射器直流規格 … 68


表 21 HS 發射器交流規格 … 69


表 22 LP 發射器直流規格 … 71


表 23 LP 發射器交流規格 … 71


表 24 HS 接收器直流規格 … 73


表 25 HS 接收器交流規格 … 74


表 26 LP 接收器直流規格 … 75


表 27 LP 接收器交流規格 … 75


表 28 競爭檢測器 (LP-CD) 直流規格 … 76


表 29 引腳特性規格 … 77


表 30 時鐘信號規範 … 79


表 31 數據時鐘時序規範 0.08 Gbps 0.08 Gbps >= 0.08Gbps\geq 0.08 \mathrm{Gbps} 1 Gbps 1 Gbps <= 1Gbps\leq 1 \mathrm{Gbps} … 80


表 32 > 1 > 1 > 1>1 Gbps 和 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 的數據時鐘時序規範 … 81


表 33 數據時鐘時序規範 > 1.5 Gbps > 1.5 Gbps > 1.5Gbps>1.5 \mathrm{Gbps} 4.5 Gbps 4.5 Gbps <= 4.5Gbps\leq 4.5 \mathrm{Gbps} … 81


表 34 擴頻時鐘要求 … 82


表 35 發射器眼圖規範。… 83


表 36 接收器眼圖規範。… 84


表 37 操作模式和指導 … 86


表 38 PPI 信號 … 94


表 39 Tx HS PPI 信號,數據通路寬度的影響……103


表 40 Rx HS PPI 信號,數據通路寬度的影響 … 103


表 41 光學連接的時序 … 112


表 42 8b9b 行編碼數據字的編碼表 … 117


表 43 逗號代碼。… 118


表 44 正常例外代碼結構 … 118


表 45 附加信號 (功能) PPI … 120


表 46 代碼集 (8b9b 行編碼)。… 121

 發行歷史

 日期  版本  描述
2016 03 08 2016 03 08 2016-03-082016-03-08 V2.0
初步董事會通過的發布。
Date Version Description 2016-03-08 V2.0 Initial Board adopted release.| Date | Version | Description | | :---: | :--- | :--- | | $2016-03-08$ | V2.0 | Initial Board adopted release. |

 1 介紹


此規範提供了一種靈活、低成本的高速串行介面解決方案,用於移動設備內部組件之間的通信互連。傳統上,這些介面是低位速率的 CMOS 平行匯流排,因為電磁干擾的原因,邊緣變化緩慢。D-PHY 解決方案使介面帶寬得以顯著擴展,以支持更先進的應用。D-PHY 解決方案可以實現非常低的功耗。

 1.1 範圍


本文件的範圍是指定由 MIPI 聯盟應用或協議層級規範所應用的高速源同步介面的最低層。這包括物理介面、電氣介面、低級時序和 PHY 層協議。這些功能區域合在一起被稱為 D-PHY。

D-PHY 規範必須始終與引用此規範的更高層 MIPI 規範結合使用。除非事先獲得 MIPI 董事會的批准,否則嚴禁以其他方式使用 D-PHY 規範。


以下主題不在本文件的範疇內:

  • 時鐘產生單元的信號明確規範。當然,D-PHY 規範隱含地要求時鐘信號具備某些最低性能。故意地,僅對介面引腳的行為進行約束。因此,時鐘產生單元不在此規範之內,將作為一個獨立的功能單元,為 D-PHY 提供所需的時鐘信號,以滿足規範。這允許各種實現上的權衡,只要這些不違反此規範。更多信息可以在第 5 節找到。

  • 測試模式、模式和配置。顯然,測試性非常重要,但因為要測試的項目大多是應用特定或實現相關的,因此測試的規範被推遲到更高層的規範或產品規範。此外,MIPI D-PHY 合規性測試不包括在此規範中。

  • 解決爭用情況的程序。D-PHY 包含幾種檢測鏈路爭用的機制。然而,某些爭用情況只能在更高的層次上檢測到,因此未包含在本規範中。

  • 確保不同通道模組類型之間的連接正常運作。有幾種不同的通道模組類型,以最佳支持多個應用的不同功能需求。這意味著除了某些基本功能外,還有可選的功能可以包含或排除。本規範僅確保匹配的通道模組類型之間的連接正常運作,這意味著:支持相同功能並具有互補功能的模組。如果通道的兩側不是相同類型,並且這些模組應該正常運作,則應由通道模組的製造商確保所提供的附加功能不會損害運作。如果附加功能可以通過其他獨立於 MIPI D-PHY 介面的方式禁用,則可以最輕鬆地實現這一點,使通道模組的行為如同它們是相同類型。

  • IO 的 ESD 保護級別。所需的級別將取決於特定的應用環境和產品類型。

  • 精確的位元錯誤率(BER)值。實際達成的 BER 值取決於整體系統整合和環境的惡劣程度。因此,無法為鏈路的各個部分指定 BER。此規範允許實現 BER < 10 12 < 10 12 < 10^(-12)<10^{-12}

  • PHY 協議介面的規範。D-PHY 規範包括一個 PHY 協議介面(PPI)附錄,提供了這個介面的一種可能解決方案。這個附錄僅限於正常操作所需的基本信號,以便澄清在此所需的信號類型。


    介面。出於功率原因,這個介面對於大多數應用將是內部的。實際實現可能會有所不同,但不會與 D-PHY 規範不一致。

  • 實現。此規範旨在盡可能少地限制實現。此規範的各個部分使用方塊圖或示例電路來說明概念,並不以任何方式聲稱是首選或必需的實現。只有 D-PHY 介面引腳上的行為是規範性的。

D-PHY 規範的演變主要是由於需要實現更高的數據傳輸速率和更好的效率,同時尊重向後兼容性。在這個過程中,會採用先前版本的規範並添加修改,而不會妥協向後兼容性。每個衍生的新版本規範都保留了前一版本的所有規範組件,並添加了新的變更。由於技術的演變,一些參數被更改以優化新技術。


建議始終遵循最新版本的 D-PHY 規範,無論目標數據速率為何。產品數據表應提及目標的 D-PHY 規範版本和數據速率。這將使系統集成商能夠做出適當的決策,以實現互操作性目標。

本文件不包括合規性方法。產品製造商有責任確保其設計符合所有適用的法規要求。

 1.2 目的


D-PHY 規範被製造商用來設計符合 MIPI 聯盟介面規範的移動設備產品,例如但不限於相機、顯示器和統一協議介面。

實施此規範可通過標準化不同製造商產品之間的介面,減少行動裝置的上市時間和設計成本。此外,通過實施此規範,可以實現需要高比特率的更豐富功能集。最後,由於 MIPI 聯盟規範的可擴展性,為行動裝置添加新功能變得更加簡單。

 2 術語


2.1 特殊術語的使用


MIPI 聯盟已採納 IEEE 標準風格手冊第 13.1 節,該節規定在文件開發中使用“應”、“應該”、“可以”和“能夠”這些詞語,如下所示:

“shall”這個詞用來表示必須嚴格遵循的強制性要求,以符合規範,並且不允許任何偏離(shall 等於必須)。


使用“必須”一詞已被棄用,並且在陳述強制性要求時不得使用;“必須”僅用於描述不可避免的情況。

使用“will”一詞已被棄用,並且在陳述強制性要求時不得使用;“will”僅用於事實陳述中。

“應該”這個詞用來表示在幾種可能性中,推薦其中一種作為特別合適的選擇,而不提及或排除其他選擇;或者表示某種行動方案是首選,但不一定是必需的;或者在否定形式中,表示某種行動方案是不被贊成的,但並不被禁止(應該等於建議這樣做)。


“may”這個詞用來表示在規範的範圍內允許的行動(may 等於被允許)。


「can」這個詞用於表示可能性和能力的陳述,無論是物質的、物理的還是因果的(can 等於能夠)。


所有部分都是規範性的,除非明確指示為資訊性。

 2.2 定義


雙向:一個單一數據通道,支持前向和反向的通信。


DDR 時鐘:用於雙邊數據傳輸的半速時鐘。


D-PHY:本文件中定義的源同步 PHY。D-PHY 的通信速度約為 500 Mbit / s 500 Mbit / s 500Mbit//s500 \mathrm{Mbit} / \mathrm{s} ,因此羅馬數字為 500 或“D”。


逃逸模式:數據通道的一種可選操作模式,允許以非常低的功率傳輸低比特率的命令和數據。


前進方向:信號方向是相對於高速 DDR 時鐘的方向定義的。從發送時鐘的一側到接收時鐘的一側的傳輸是前進方向。


通道:由兩個互補的通道模組通過雙線點對點通道互連進行通信。有時通道也用來僅表示互連。通道可以用於數據或時鐘信號傳輸。


通道互連:用於差分高速信號和低功耗單端信號的雙線點對點互連。


車道模組:位於車道兩側的模組,用於駕駛和/或接收車道上的信號。


用於將驅動器連接到接收器的互連線。創建通道互連需要兩條線。


鏈接:兩個設備之間的連接,包含一個時鐘通道和至少一個數據通道。鏈接由至少兩個 PHY 和兩個通道互連組成。


主控端:鏈路的主控端定義為傳輸高速時鐘的端。主控端以正向方向傳輸數據。

PHY:一個功能區塊,實現了在通道互連上進行通信所需的特性。PHY 由一個配置為時鐘通道的通道模組、一個或多個配置為數據通道的通道模組和一個 PHY 適配層組成。


PHY 轉接器:一個協議層,將 APPI 的符號轉換為特定 PHY PPI 使用的信號。


PHY 配置:一組代表可能鏈路的通道。PHY 配置至少由兩個通道組成,一個時鐘通道和一個或多個數據通道。

反向方向:反向方向是前進方向的相反方向。請參閱前進方向的描述。

從屬設備:鏈路的從屬設備端定義為不傳輸高速時鐘的那一側。從屬設備端可以以反向方向傳輸數據。

轉向:在數據通道上反轉通信方向。


單向:一條僅支持向前方向通信的單車道。

 2.3 縮寫


例如 (拉丁文:exempli gratia)


即是(拉丁文:id est)

 2.4 縮寫詞

APPI

比特錯誤率


CIL 控制與介面邏輯


DDR 雙倍數據速率

DUT
EMI
EoT
HS
HS-RX
HS-TX
IO

ISTO 行業標準與技術組織


LP 低功耗:操作模式的識別碼


LP-CD 低功耗爭用檢測器


LPDT 低功耗數據傳輸


LP-RX 低功耗接收器(大擺幅單端)


LP-TX 低功耗發射器(大擺幅單端)

 LPS 低功耗狀態

LSB 最低有效位
 版本 2.0  D-PHY 規範
23-Nov-2015
144 Mbps  每秒兆位元
145 MSB  最重要位元
146 PHY  物理層
147 PLL  相位鎖定迴路
148 PPI PHY-Protocol Interface
149 RF  無線電頻率
150 RX  接收器
151 SE  單端
152 SoT  傳輸開始
153 TLIS
傳輸線互連結構:主控之間的物理互連實現
154  和奴隸
155 TX  發射器
156 UI
單位間隔,等於時鐘線上任何高電平狀態的持續時間
157 ULPS  超低功耗狀態
Version 2.0 Specification for D-PHY 23-Nov-2015 144 Mbps Megabits per second 145 MSB Most Significant Bit 146 PHY Physical Layer 147 PLL Phase-Locked Loop 148 PPI PHY-Protocol Interface 149 RF Radio Frequency 150 RX Receiver 151 SE Single-Ended 152 SoT Start of Transmission 153 TLIS Transmission-Line Interconnect Structure: physical interconnect realization between Master 154 and Slave 155 TX Transmitter 156 UI Unit Interval, equal to the duration of any HS state on the Clock Lane 157 ULPS Ultra-Low Power State| | Version 2.0 | Specification for D-PHY | | :--- | :--- | :--- | | | 23-Nov-2015 | | | 144 | Mbps | Megabits per second | | 145 | MSB | Most Significant Bit | | 146 | PHY | Physical Layer | | 147 | PLL | Phase-Locked Loop | | 148 | PPI | PHY-Protocol Interface | | 149 | RF | Radio Frequency | | 150 | RX | Receiver | | 151 | SE | Single-Ended | | 152 | SoT | Start of Transmission | | 153 | TLIS | Transmission-Line Interconnect Structure: physical interconnect realization between Master | | 154 | | and Slave | | 155 | TX | Transmitter | | 156 | UI | Unit Interval, equal to the duration of any HS state on the Clock Lane | | 157 | ULPS | Ultra-Low Power State |

 3 參考文獻


[MIPI01] MIPI 聯盟 D-PHY 規範,版本 1.0,MIPI 聯盟公司,2009 年 9 月 22 日。


[MIPI02] MIPI 聯盟 C-PHY 規範,版本 1.0,MIPI 聯盟公司,2014 年 10 月 7 日。

 4 D-PHY 概述


D-PHY 描述了一種源同步、高速、低功耗、低成本的 PHY,特別適合於移動應用。這個 D-PHY 規範主要是為了將相機和顯示應用連接到主處理器而編寫的。然而,它也可以應用於許多其他應用。預期同類型的 PHY 也將在雙簡單配置中用於更通用的通信網絡中的互連。由於鏈路兩側之間的主從關係,鏈路的操作和可用數據速率是不對稱的。不對稱設計顯著降低了鏈路的複雜性。一些特性,如雙向、半雙工操作是可選的。利用這一特性對於具有不對稱數據流量需求的應用是有吸引力的,尤其是在返回通道的單獨互連成本過高的情況下。雖然這一特性是可選的,但它避免了對於沒有返回流量需求或希望應用物理上不同的返回通信通道的應用的強制性開銷成本。


4.1 PHY 功能摘要


D-PHY 提供了主設備和從設備之間的同步連接。實際的 PHY 配置由時鐘信號和一個或多個數據信號組成。時鐘信號是單向的,起源於主設備並終止於從設備。數據信號可以是單向或雙向,具體取決於所選擇的選項。對於半雙工操作,反向帶寬是正向帶寬的四分之一。令牌傳遞用於控制鏈路的通信方向。


該鏈接包括一種高速信號模式,用於快速數據流量,以及一種低功耗信號模式,用於控制目的。可選擇使用低功耗逃逸模式進行低速異步數據通信。高速數據通信以突發形式出現,具有任意數量的有效載荷數據字節。


PHY 使用每個數據通道兩根線,外加兩根時鐘通道的線。這樣最小的 PHY 配置就有四根線。在高速模式下,每個通道在兩側都有終端,並由低擺幅的差分信號驅動。在低功耗模式下,所有線路均為單端操作且不終端。出於電磁干擾的原因,該模式的驅動器應受限於斜率控制和電流限制。


在高速模式下,實際可達到的最大比特率由發射器、接收器和互連實現的性能決定。因此,本文件中未指定最大比特率。然而,本規範主要旨在定義一種解決方案,適用於每條通道 80 至 1500 Mbps 的數據速率範圍,無需去偏校準,最高可達 2500 Mbps,並且在進行均衡時可達 4500 Mbps。當實現支持超過 1500 Mbps 的數據速率時,還必須支持去偏能力。當物理實現支持超過 2500 Mbps 的數據速率時,還必須支持均衡,並且應提供擴頻時鐘。雖然 PHY 配置不僅限於此範圍,但實際限制使其成為最適合的範圍,適用於預期的應用。對於固定的時鐘頻率,可以通過使用更多數據通道來增加 PHY 配置的可用數據容量。通過採用突發模式通信,有效數據吞吐量可能會降低。低功耗模式下的最大數據速率為 10 Mbps。

本規範所引入的特性(擴頻時鐘、傳輸均衡和去偏移)可以應用於任何 HS 數據速率。


4.2 強制功能


本文件中指定的所有功能,未在第 5.5 節中明確說明的,應適用於所有 D-PHY 配置。

 5 建築學


本節描述了 PHY 的內部結構,包括其在行為層面的功能。此外,還提供了幾種可能的 PHY 配置。每種配置可以被視為從一組基本模塊中選擇的合適組合。

 5.1 車道模組


一個 PHY 配置包含一個時鐘通道模組和一個或多個數據通道模組。這些 PHY 通道模組中的每一個通過兩條線與通道互連另一側的互補部分進行通信。


每個通道模組由一個或多個差分高速功能組成,這些功能同時利用兩根互連線,還有一個或多個單端低功耗功能,分別在每根互連線上運作,以及控制和介面邏輯。所有功能的概述如圖 1 所示。高速信號具有低電壓擺幅,例如 200 毫伏,而低功耗信號則具有較大的擺幅,例如 1.2 伏。高速功能用於高速數據傳輸。低功耗功能主要用於控制,但也有其他可選的使用案例。I/O 功能由通道控制和介面邏輯區塊控制。該區塊與協議介面並確定通道模組的全局操作。

高速功能包括差分發射器(HS-TX)和差分接收器(HS-RX)。


一個通道模組可以包含一個 HS-TX、一個 HS-RX 或兩者皆有。在正常操作期間,單一通道模組內的 HS-TX 和 HS-RX 不會同時啟用。啟用的高速功能應根據第 9.1.1 節和第 9.2.1 節的定義,在通道互連的一側終止通道。若一個

如果車道模組中的高速功能未啟用,則該功能將進入高阻抗狀態。

低功耗功能包括單端發射器(LP-TX)、接收器(LP-RX)和低功耗競爭檢測器(LP-CD)。低功耗功能總是成對出現,因為這些是單端功能,分別在兩根互連線上運作。


高速度和低功耗功能的存在是相關的。也就是說,如果一個通道模組包含 HSTX,它也必須包含 LP-TX。HS-RX 和 LP-RX 也有類似的限制。

如果包含 LP-RX 的通道模組通電,該 LP-RX 將始終處於活動狀態並持續監控線路電平。只有在驅動低功耗狀態時,LP-TX 才會啟用。LP-CD 功能僅在雙向操作時需要。如果存在,LP-CD 功能將啟用以檢測競爭情況,當 LP-TX 驅動低功耗狀態時。LP-CD 在驅動新狀態到線路之前檢查競爭情況,ULPS 除外。

LP-TX、HS-TX 和 HS-RX 在單一通道模組中的活動是互斥的,除了某些短暫的交叉期間。關於線側時鐘和數據信號的詳細規範,以及 HS-TX、HS-RX、LP-TX、LP-RX 和 LP-CD 功能,請參見第 9 節和第 10 節。

為了正常運作,通道互連兩側的通道模組中的功能集必須匹配。這意味著在通道互連一側的每個 HS 和 LP 發送或接收功能,另一側必須存在一個互補的 HS 或 LP 接收或發送功能。此外,任何結合 TX 和 RX 功能的通道模組都需要一個爭用檢測器。


5.2 主從


每個連接都有主端和從端。主端向時鐘通道提供高速 DDR 時鐘信號,並且是主要數據源。從端在時鐘通道接收時鐘信號,並且是主要數據接收端。數據通信的主要方向,從源到接收端,稱為前向方向。相反方向的數據通信稱為反向傳輸。只有雙向數據通道可以在反向方向上傳輸。在所有情況下,時鐘通道保持在前向方向,但雙向數據通道可以反向,從從端獲取數據。


5.3 高頻時鐘生成


在許多情況下,主端需要一個 PLL 時鐘倍增器來生成高頻時鐘。D-PHY 規範使用一種架構模型,其中 PHY 外部的獨立時鐘倍增器單元生成 PHY 所需的高頻時鐘信號。這個時鐘倍增器單元在實際上是否集成在 PHY 內部則由實施者決定。


5.4 時鐘通道、數據通道和 PHY 協議介面


一個完整的連結除了通道模組外,還包含一個將所有通道、時鐘倍增單元和 PHY 協議介面連接在一起的 PHY 適配層。圖 2 顯示了一個具有兩個數據通道和一個單獨時鐘倍增單元的連結的 PHY 配置示例。雖然 PHY 適配層是 PHY 的一個組件,但不在本規範的範疇內。


每個獨立通道的邏輯 PHY 協議介面(PPI)包括一組信號,以涵蓋該通道的功能。如圖 2 所示,時鐘信號可以在所有通道之間共享。時鐘倍增單元的參考時鐘和控制信號不在本規範的範疇內。


圖 2 兩個數據通道 PHY 配置


5.5 可選車道選項


PHY 配置由一個時鐘通道和一個或多個數據通道組成。所有數據通道應支持高速傳輸和正向逃逸模式。


有兩種主要的數據通道:

  • 雙向(具備回轉和某些反向通信功能)

  • 單向(不帶回轉或任何形式的反向通信功能)

雙向數據通道應包括以下一種或兩種反向通信選項:

  • 高速反向數據通信

  • 低功耗反向逃逸模式(包括或不包括 LPDT)

所有通道應包括對 ULPS 和向前方向觸發的逃逸模式支持。其他逃逸模式功能是可選的;所有可能的逃逸模式特性在第 6.6 節中描述。應用程序應定義所需的其他逃逸模式功能,並且對於雙向通道,應分別選擇每個方向的逃逸模式功能。

這導致了許多完整的 PHY 配置選項。自由度為:

  • 單一或多個數據通道

  • 雙向和/或單向數據通道(每通道)

  • 支持的反向通信類型(按通道)

  • 逃脫模式支持的功能(每條車道的每個方向)

  • 數據傳輸可以使用 8 位原始數據(默認)或使用 8b9b 編碼符號(見附錄 C)

圖 3 是選項選擇過程的流程圖。實際配置示例可以在第 5.7 節找到。


圖 3 選項選擇流程圖


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5.6 車道模組類型


Lane 模組中所需的功能取決於 Lane 類型以及 Lane 模組位於 Lane 互連的哪一側。主要有三種 Lane 類型:時鐘 Lane、單向數據 Lane 和雙向數據 Lane。可以使用這些 Lane 類型構建幾種 PHY 配置。請參見圖 3 以獲取有關選擇 Lane 選項的更多信息。

圖 4 顯示了一個通用車道模組圖,提供了 CIL 功能內部功能的全球概覽。這個通用模組可以用於所有車道類型。對於“控制和介面邏輯”(CIL)功能的要求取決於車道類型和車道側。第 6 節和附錄 A 隱含地指定了 CIL 功能的內容。實際實現則留給實施者。


圖 4 通用車道模組架構


當然,僅支持特定通道類型所需功能的簡化版通用通道模組是可能的。這些簡化版通過表 1 中的縮寫來識別。出於簡化原因,四個識別字符中的任何一個都可以用 X 替換,這意味著這可以是任何可用選項。例如,CIL-MFEN 因此是一個僅在前進方向上具有逃逸模式功能的單向通道主側的簡化 CIL 功能。CIL-SRXX 是一個支持雙向高速通信和任何允許的逃逸模式子集的通道從側的 CIL 功能。

請注意,CIL-XFXN 表示單向鏈接,而 CIL-XRXX 或 CIL-XXXY 區塊則表示雙向鏈接。請注意,時鐘通道的前向「逃逸」(ULPS)進入與數據通道的逃逸模式進入不同。

表 1 車道類型描述
 前綴
 通道互連側
Lane Interconnect Side| Lane | | :--- | | Interconnect Side |
 高速能力

前進方向逃脫模式支援的功能
Forward Direction Escape Mode Features Supported| Forward | | :--- | | Direction Escape Mode Features Supported |

反向方向逃逸模式支持的功能 1 1 ^(1){ }^{1}
Reverse Direction Escape Mode Features Supported ^(1)| Reverse | | :--- | | Direction Escape | | Mode Features Supported ${ }^{1}$ |
CIL-

M - 主控 S - 從屬 X - 不在乎
M - Master S - Slave X - Don't Care| M - Master | | :--- | | S - Slave | | X - Don't Care |

F - 僅前進 R R RR - 反向和前進 X - 不在乎 2 2 ^(2){ }^{2}
F - Forward Only R - Reverse and Forward X - Don't Care ^(2)| F - Forward Only | | :--- | | $R$ - Reverse and Forward | | X - Don't Care ${ }^{2}$ |

A - 全部(包括 LPDT) E - 事件 觸發器和 ULPS 只有 X - 不在乎
A - All (including LPDT) E - events Triggers and ULPS Only X - Don't Care| A - All (including LPDT) | | :--- | | E - events Triggers and ULPS Only X - Don't Care |
A - All (including LPDT) E-events - Triggers and ULPS Only N - None Y - Any (A, E, or A and E) X - Don't Care
C-Clock
N - 不適用

N - 不適用
Prefix "Lane Interconnect Side" High-Speed Capabilities "Forward Direction Escape Mode Features Supported" "Reverse Direction Escape Mode Features Supported ^(1)" CIL- "M - Master S - Slave X - Don't Care" "F - Forward Only R - Reverse and Forward X - Don't Care ^(2)" "A - All (including LPDT) E - events Triggers and ULPS Only X - Don't Care" A - All (including LPDT) E-events - Triggers and ULPS Only N - None Y - Any (A, E, or A and E) X - Don't Care C-Clock N - Not Applicable N - Not Applicable| Prefix | Lane <br> Interconnect Side | High-Speed Capabilities | Forward <br> Direction Escape Mode Features Supported | Reverse <br> Direction Escape <br> Mode Features Supported ${ }^{1}$ | | :---: | :---: | :---: | :---: | :---: | | CIL- | M - Master <br> S - Slave <br> X - Don't Care | F - Forward Only <br> $R$ - Reverse and Forward <br> X - Don't Care ${ }^{2}$ | A - All (including LPDT) <br> E - events Triggers and ULPS Only X - Don't Care | ```A - All (including LPDT) E-events - Triggers and ULPS Only N - None Y - Any (A, E, or A and E) X - Don't Care``` | | | | C-Clock | N - Not Applicable | N - Not Applicable |
 注意:

  1. “任何”是由一個或多個函數的任意組合。

  2. 僅適用於數據通道,表示“F”或“R”。

推薦的 PHY 協議介面包含以位元組格式的數據輸入和數據輸出、輸入和/或輸出時鐘信號以及控制信號。控制信號包括請求、握手、測試設置和初始化。附錄 A 中描述了一個邏輯內部介面的提案。雖然這不是一個要求,但使用提議的 PPI 可能非常有用。對於 IC 的外部使用,實現可能會在相同的引腳上多路復用許多信號。然而,出於功率效率的原因,PPI 通常位於 IC 內部。


5.6.1 單向數據通道


對於單向數據通道,主模塊應至少包含一個 HS-TX、一個 LP-TX 和一個 CILMFXN 功能。從屬端應至少包含一個 HS-RX、一個 LP-RX 和一個 CIL-SFXN。


5.6.2 雙向數據通道


雙向數據通道模組包括某種形式的反向通信;無論是高速反向通信、反向逃逸模式,還是兩者皆有。所需的功能取決於通道模組中包含的反向通信方法。


5.6.2.1 雙向數據通道無高速反向通信


一個不具備高速反向通信的雙向數據通道模塊應包括一個反向逃逸模式。主端通道模塊包括 HS-TX、LP-TX、LP-RX、LP-CD 和 CIL-MFXY。從端則由 HS-RX、LP-RX、LP-TX、LP-CD 和 CIL-SFXY 組成。


5.6.2.2 雙向數據通道與高速反向通信


一個具有高速反向通信的雙向數據通道模塊應包括一個反向逃逸模式。主端通道模塊包括 HS-TX、HS-RX、LP-TX、LP-RX、LP-CD 和 CILMRXX。從端則由 HS-RX、HS-TX、LP-RX、LP-TX、LP-CD 和 CIL-SRXX 組成。

這種類型的通道模組可能看起來適合主端和從端,但由於鏈接的不對稱性,一側應配置為主端,另一側則配置為從端。

 5.6.3 鐘路


對於時鐘通道,只使用有限的一組線狀態。然而,對於時鐘傳輸和低功耗模式,與單向數據通道相同的 TX 和 RX 功能是必需的。因此,主端的時鐘通道模組包含 HS-TX、LP-TX 和 CIL-MCNN 功能,而從端模組則包括 HS-RX、LP-RX 和 CIL-SCNN 功能。


請注意,時鐘通道所需的功能與單向數據通道相似,但並不相同。高速 DDR 時鐘以與數據信號正交相位而非同相位的方式傳輸。此外,時鐘通道的逃逸模式進入方式與數據通道使用的方式不同。此外,由於時鐘通道僅支持 ULPS,因此不需要逃逸模式進入代碼。

內部時鐘信號與適當的相位是在 PHY 外部生成並傳遞到各個通道。時鐘生成單元的實現不在本規範的範疇內。內部時鐘信號的質量應足以滿足第 10 節中規定的信號時序要求。

 5.7 配置


本節概述了幾種常見的 PHY 配置,但不應被視為所有可能安排的詳盡列表。任何其他不違反本文件要求的配置也都是允許的。

為了創建一個抽象層級,本節中用車道模組符號表示車道模組。圖 5 顯示了符號的語法和含義。

 這個  其他選項  意義
C1CCCCCCC1

支持的高速數據傳輸方向(雙向或單向)
C1[I-][In][IH]1I-InIH
C1C[I-][I-]1I-I-
 時鐘巷
longleftrightarrow\longleftrightarrow longrightarrow\longrightarrow
支持的逃逸模式方向,排除 LPDT(雙向或僅前進)
⊮⟶ ⊮⟶ ⊮ longrightarrow\nVdash \longrightarrow ⋙≪ ⋙≪ ⋙≪\ggg \ll

支持的逃逸模式方向包括 LPDT(雙向、僅向前或僅向後)
Supported Directions for Escape mode including LPDT (Bi-directional, Forward Only or Reverse Only)| Supported Directions for Escape mode including LPDT | | :--- | | (Bi-directional, Forward Only or Reverse Only) |
rarr\rightarrow larr\leftarrow

時鐘方向(根據定義從主設備到從設備,必須指向與“僅時鐘通道”箭頭相同的方向)
Clock Direction (by definition from Master to Slave, must point in the same direction as the "Clock Only Lane" arrow)| Clock Direction | | :--- | | (by definition from Master to Slave, must point in the same direction as the "Clock Only Lane" arrow) |

PPI:PHY-協議介面
This Other Options Meaning C1CCCCCCC1 https://cdn.mathpix.com/cropped/2024_12_07_47a3926ad0b042cab51dg-026.jpg?height=93&width=153&top_left_y=1703&top_left_x=792 Supported Directions for High-Speed Data Transmission (Bi-directional or Unidirectional) C1[I-][In][IH]1 C1C[I-][I-]1 Clock Lane longleftrightarrow longrightarrow Supported Directions for Escape mode excluding LPDT (Bi-directional or Forward Only) ⊮ longrightarrow ⋙≪ "Supported Directions for Escape mode including LPDT (Bi-directional, Forward Only or Reverse Only)" rarr larr "Clock Direction (by definition from Master to Slave, must point in the same direction as the "Clock Only Lane" arrow)" https://cdn.mathpix.com/cropped/2024_12_07_47a3926ad0b042cab51dg-026.jpg?height=85&width=86&top_left_y=2267&top_left_x=607 PPI: PHY-Protocol Interface| This | Other Options | Meaning | | :---: | :---: | :---: | | <smiles>C1CCCCCCC1</smiles> | ![](https://cdn.mathpix.com/cropped/2024_12_07_47a3926ad0b042cab51dg-026.jpg?height=93&width=153&top_left_y=1703&top_left_x=792) | Supported Directions for High-Speed Data Transmission (Bi-directional or Unidirectional) | | <smiles>C1[I-][In][IH]1</smiles> | <smiles>C1C[I-][I-]1</smiles> | Clock Lane | | $\longleftrightarrow$ | $\longrightarrow$ | Supported Directions for Escape mode excluding LPDT (Bi-directional or Forward Only) | | $\nVdash \longrightarrow$ | $\ggg \ll$ | Supported Directions for Escape mode including LPDT <br> (Bi-directional, Forward Only or Reverse Only) | | $\rightarrow$ | $\leftarrow$ | Clock Direction <br> (by definition from Master to Slave, must point in the same direction as the "Clock Only Lane" arrow) | | ![](https://cdn.mathpix.com/cropped/2024_12_07_47a3926ad0b042cab51dg-026.jpg?height=85&width=86&top_left_y=2267&top_left_x=607) | | PPI: PHY-Protocol Interface |

圖 5 車道符號宏和符號圖例

對於多個數據通道,可以有多種配置。圖 6 顯示了不同通道類型的符號表示概述。提到的每個通道類型的縮寫簡要表示了每個模塊的功能。這也設置了每個模塊內部 CIL 功能的要求。


圖 6 所有可能的數據通道類型和一個基本的單向時鐘通道


5.7.1 單向配置


所有單向配置都是由一條時鐘通道和一條或多條單向數據通道構成的。可以區分兩種基本配置:單數據通道和多數據通道。為了完整性,還顯示了雙簡單配置。在 PHY 層面,雙簡單配置與兩個獨立的單向配置之間沒有區別。


5.7.1.1 單數據通道的 PHY 配置


此配置包括一個時鐘通道和一個單向數據通道,從主設備到從設備。因此,通信僅能在前向方向進行。圖 7 顯示了一個不包含 LPDT 的示例配置。此配置需要四條互連信號線。


圖 7 單向單數據通道配置


5.7.1.2 多數據通道的 PHY 配置


此配置包括一個時鐘通道和多個從主設備到從設備的單向數據通道。帶寬得以擴展,但通信僅能在前向方向進行。PHY 規範並不要求所有數據通道同時處於活動狀態。事實上,協議層單獨控制所有數據通道。圖 8 顯示了三個數據通道的此配置示例。如果 N 是數據通道的數量,則此配置需要 2 ( N + 1 ) 2 ( N + 1 ) 2**(N+1)2 *(\mathrm{~N}+1) 互連線。


圖 8 單向多數據通道配置,無 LPDT


5.7.1.3 雙簡單路徑(雙向單向車道)


此案例與兩個獨立的(雙向)單向(簡單)鏈路相同:每個方向各有一個。每個方向都有自己的時鐘通道,並且可以包含單個或多個數據通道。請注意,兩個不同方向的主端和從端是相對的。每個的 PHY 配置


方向應遵循 D-PHY 規範。由於兩個方向在概念上是獨立的,因此每個方向的比特率不必匹配。然而,對於實際實現,匹配速率並共享一些內部信號是有吸引力的,只要兩個鏈路在外部滿足所有規範。圖 9 顯示了這種雙 PHY 配置的示例。


圖 9 兩個方向使用兩個獨立的單向 PHY 而不使用 LPDT


5.7.2 雙向半雙工配置


雙向配置由一條時鐘通道和一條或多條雙向數據通道組成。半雙工操作使得共享互連線路上的雙向流量成為可能。與雙簡單配置相比,這種配置節省了線路。然而,鏈路上的時間在正向和反向流量以及鏈路周轉之間共享。反向方向的高速比特率根據定義是正向方向比特率的四分之一。LPDT 在正向和反向方向上可以具有相似的比率。這種配置對於不對稱數據流量的情況特別有用。


5.7.2.1 單數據通道的 PHY 配置


此配置包括一個時鐘通道和一個任意類型的雙向數據通道。這允許在前向和反向方向上進行時間多路復用的數據流量。圖 10 顯示了此配置,其中數據通道支持雙向的高速和逃逸(不帶 LPDT)通信。其他可能性是僅支持一種類型的反向通信,或在一個或兩個方向上也包括 LPDT。所有這些配置都需要四根互連線。


圖 10 雙向單數據通道配置


5.7.2.2 多數據通道的 PHY 配置


此配置包括一個時鐘通道和多個雙向數據通道。每個通道都可以在前向和反向方向上進行通信。每個方向的最大可用帶寬隨通道數量的增加而增加。PHY 規範不要求所有數據通道同時處於活動狀態,甚至不要求它們在相同方向上運行。事實上,協議層單獨控制所有數據通道。圖 11 顯示了具有兩個數據通道的示例配置。如果 N 是數據通道的數量,則此配置需要 2 ( N + 1 ) 2 ( N + 1 ) 2**(N+1)2 *(\mathrm{~N}+1) 互連線。


圖 11 雙向多數據通道配置


5.7.3 混合數據通道配置


除了使用單一的數據通道類型外,PHY 配置可以結合不同的單向和雙向數據通道類型。圖 12 顯示了一個配置示例,其中包含一個雙向和一個單向數據通道,兩者均不使用 LPDT。


圖 12 混合型多數據通道配置

 6 全球運營


本節規定了 D-PHY 的操作,包括信號類型、通信機制、操作模式和編碼方案。所需電氣功能的詳細規範可以在第 9 節找到。


6.1 傳輸數據結構


在高速或低功耗傳輸期間,鏈路將協議層提供的有效載荷數據傳輸到鏈路的另一端。本節規定了傳輸和接收的有效載荷數據的限制。

 6.1.1 數據單位


最小有效載荷數據單位應為一個字節。提供給 TX 並從任何通道的 RX 接收的數據應為整數字節數。此限制適用於任何方向的高速和低功耗數據傳輸。


6.1.2 位元順序、序列化和反序列化


對於串行傳輸,數據應在發送的物理層中進行序列化,並在接收的物理層中進行反序列化。物理層不假設進出數據的特定含義、值或順序。


6.1.3 編碼與解碼


本規範不要求行編碼。然而,如果使用行編碼,則應根據附錄 C 實施。

 6.1.4 數據緩衝


數據傳輸在協議請求上進行。一旦通信開始,發送端的協議層應提供有效數據,只要它不停止其傳輸請求。對於使用行編碼的通道,控制符號也可以插入到傳輸中。接收端的協議應在接收 PHY 交付數據後立即接收數據。信號概念,因此 PHY 協議握手,不允許數據節流。為此目的的任何數據緩衝應在協議層內部。


6.2 車道狀態和線級


發射器功能通過驅動某些線路電平來確定通道狀態。在正常操作中,無論是 HS-TX 還是 LP-TX 都在驅動一個通道。HS-TX 始終以差分方式驅動通道。兩個 LPTX 獨立且單端地驅動一個通道的兩條線。這導致兩種可能的高速通道狀態和四種可能的低功耗通道狀態。高速通道狀態為差分-0 和差分-1。低功耗通道狀態的解釋取決於操作模式。LP 接收器應始終將兩個高速差分狀態解釋為 LP-00。
 州代碼  線電壓水平  高速  低功耗
Dp-Line Dn-Line  爆炸模式  控制模式  逃脫模式
HS-0 HS Low HS High Differential-0  N/A, 注意 1  N/A, 注意 1
HS-1 HS High HS Low Differential-1  N/A, 注意 1  N/A, 注意 1
LP-00 LP Low LP Low N/A    太空
LP-01 LP Low LP High N/A HS-Rqst Mark-0
LP-10 LP High LP Low N/A LP-Rqst Mark-1
LP-11 LP High LP High N/A  停止  不適用,註釋 2
State Code Line Voltage Levels High-Speed Low-Power Dp-Line Dn-Line Burst Mode Control Mode Escape Mode HS-0 HS Low HS High Differential-0 N/A, Note 1 N/A, Note 1 HS-1 HS High HS Low Differential-1 N/A, Note 1 N/A, Note 1 LP-00 LP Low LP Low N/A Bridge Space LP-01 LP Low LP High N/A HS-Rqst Mark-0 LP-10 LP High LP Low N/A LP-Rqst Mark-1 LP-11 LP High LP High N/A Stop N/A, Note 2| State Code | Line Voltage Levels | | High-Speed | | Low-Power | | :--- | :--- | :--- | :--- | :--- | :--- | | | Dp-Line | Dn-Line | Burst Mode | Control Mode | Escape Mode | | HS-0 | HS Low | HS High | Differential-0 | N/A, Note 1 | N/A, Note 1 | | HS-1 | HS High | HS Low | Differential-1 | N/A, Note 1 | N/A, Note 1 | | LP-00 | LP Low | LP Low | N/A | Bridge | Space | | LP-01 | LP Low | LP High | N/A | HS-Rqst | Mark-0 | | LP-10 | LP High | LP Low | N/A | LP-Rqst | Mark-1 | | LP-11 | LP High | LP High | N/A | Stop | N/A, Note 2 |
 注意:

  1. 在高速傳輸期間,低功耗接收器在信號線上觀察到 LP-00。

  2. 如果在逃生模式下發生 LP-11,車道將返回停止狀態(控制模式 LP-11)。


6.3 操作模式:控制、高速和逃逸


在正常操作中,數據通道將處於控制模式或高速模式。高速數據傳輸以突發方式進行,並從停止狀態(LP-11)開始和結束,根據定義,這是控制模式。通道僅在數據突發期間處於高速模式。進入高速模式的序列為:LP-11,LP-01,LP-00,此時數據通道將保持在高速模式,直到接收到 LP-11。逃逸模式只能通過控制模式中的請求進入。數據通道在檢測到停止狀態後,應始終退出逃逸模式並返回控制模式。如果不在高速或逃逸模式中,數據通道將保持在控制模式。對於數據通道和時鐘通道,停止狀態作為一般待機狀態,並且可以持續任何時間 > T LPx > T LPx  > T_("LPx ")>T_{\text {LPx }} 。從停止狀態開始的可能事件包括高速數據傳輸請求(LP-11,LP-01,LP-00)、逃逸模式請求(LP-11,LP-10,LP-00,LP-01,LP-00)或轉向請求(LP-11,LP-10,LP-00,LP-10,LP-00)。


6.4 高速數據傳輸


高速數據傳輸以突發方式進行。為了幫助接收器同步,數據突發應在發射器端用前導和尾隨序列進行擴展,並在接收器端消除這些序列。因此,這些前導和尾隨序列只能在傳輸線上觀察到。

傳輸從停止狀態開始,並以停止狀態結束。在突發之間的中間時間,數據通道應保持在停止狀態,除非在通道上提出了轉換或逃逸請求。在高速度數據突發期間,時鐘通道應處於高速模式,為從屬端提供 DDR 時鐘。


6.4.1 突發有效載荷數據


突發的有效載荷數據應始終表示一個整數數量的有效載荷數據字節,最小長度為一個字節。請注意,對於短突發,開始和結束的開銷消耗的時間遠遠超過實際的有效載荷數據傳輸。PHY 並未暗示最大字節數。然而,在 PHY 中,HS 數據突發期間沒有自動錯誤恢復的方法,實際的比特錯誤率不會為零。因此,對於每個單獨的協議,考慮最大突發長度的最佳選擇是很重要的。


6.4.2 傳輸開始


在傳輸請求之後,數據通道離開停止狀態,通過傳輸開始(SoT)程序準備進入高速模式。表 3 描述了 TX 和 RX 端的事件序列。

表 3 傳輸開始序列
 TX 端  RX 端

驅動器停止狀態 (LP-11)
 觀察停止狀態

驅動 HS-Rqst 狀態 (LP-01) 於時間 TLPX

觀察從 LP-11 到 LP-01 的過渡情況
Observes transition from LP-11 to LP-01 on the Lines| Observes transition from LP-11 to LP-01 on the | | :--- | | Lines |

驅動橋樑狀態 (LP-00) 於時間 THS-PREPARE

觀察從 LP-01 到 LP-00 的轉換,並在時間 TD-TERM-EN 之後啟用線路終止
Observes transition form LP-01 to LP-00 on the Lines, enables Line Termination after time TD-TERM-EN| Observes transition form LP-01 to LP-00 on the | | :--- | | Lines, enables Line Termination after time TD-TERM-EN |

同時啟用高速驅動程式並禁用低功耗驅動程式。
Enables High-Speed driver and disables Low-Power drivers simultaneously.| Enables High-Speed driver and disables Low-Power | | :--- | | drivers simultaneously. |

啟用 HS-RX 並等待計時器 THS-SETTLE 到期,以忽略過渡效應
Enables HS-RX and waits for timer THS-SETTLE to expire in order to neglect transition effects| Enables HS-RX and waits for timer THS-SETTLE to | | :--- | | expire in order to neglect transition effects |

驅動器 HS-0 持續時間 THS-ZERO

開始尋找領導序列

在識別到領導序列 'O11101' 時進行同步
Synchronizes upon recognition of Leader Sequence 'O11101'| Synchronizes upon recognition of Leader Sequence | | :--- | | 'O11101' |

在上升時鐘邊緣
TX Side RX Side Drives Stop state (LP-11) Observes Stop state Drives HS-Rqst state (LP-01) for time TLPX "Observes transition from LP-11 to LP-01 on the Lines" Drives Bridge state (LP-00) for time THS-PREPARE "Observes transition form LP-01 to LP-00 on the Lines, enables Line Termination after time TD-TERM-EN" "Enables High-Speed driver and disables Low-Power drivers simultaneously." "Enables HS-RX and waits for timer THS-SETTLE to expire in order to neglect transition effects" Drives HS-0 for a time THS-ZERO Starts looking for Leader-Sequence "Synchronizes upon recognition of Leader Sequence 'O11101'" on a rising Clock edge | TX Side | RX Side | | :--- | :--- | | Drives Stop state (LP-11) | Observes Stop state | | Drives HS-Rqst state (LP-01) for time TLPX | Observes transition from LP-11 to LP-01 on the <br> Lines | | Drives Bridge state (LP-00) for time THS-PREPARE | Observes transition form LP-01 to LP-00 on the <br> Lines, enables Line Termination after time TD-TERM-EN | | Enables High-Speed driver and disables Low-Power <br> drivers simultaneously. | Enables HS-RX and waits for timer THS-SETTLE to <br> expire in order to neglect transition effects | | Drives HS-0 for a time THS-ZERO | Starts looking for Leader-Sequence | | | Synchronizes upon recognition of Leader Sequence <br> 'O11101' | | on a rising Clock edge | |

 版權所有。


6.4.3 傳輸結束

 TX 端  RX 端

完成有效載荷數據的傳輸
 接收有效載荷數據

在最後一個有效載荷數據位之後立即切換差分狀態,並保持該狀態一段時間 THS-TRAIL
Toggles differential state immediately after last payload data bit and keeps that state for a time THS-TRAIL| Toggles differential state immediately after last | | :--- | | payload data bit and keeps that state for a time | | THS-TRAIL |

禁用 HS-TX,啟用 LP-TX,並驅動停止狀態 (LP-11) 持續時間 THS-EXIT
Disables the HS-TX, enables the LP-TX, and drives Stop state (LP-11) for a time THS-EXIT| Disables the HS-TX, enables the LP-TX, and drives | | :--- | | Stop state (LP-11) for a time THS-EXIT |

檢測離開 LP-00 狀態並進入停止狀態 (LP-11) 的線路並禁用終止
Detects the Lines leaving LP-00 state and entering Stop state (LP-11) and disables Termination| Detects the Lines leaving LP-00 state and entering | | :--- | | Stop state (LP-11) and disables Termination |

忽略上個時期的 THS-SKIP 位元以隱藏過渡效果
Neglect bits of last period THS-SKIP to hide transition effects| Neglect bits of last period THS-SKIP to hide transition | | :--- | | effects |

檢測有效數據中的最後過渡,確定最後有效數據字節並跳過尾部序列
Detect last transition in valid Data, determine last valid Data byte and skip trailer sequence| Detect last transition in valid Data, determine last | | :--- | | valid Data byte and skip trailer sequence |
TX Side RX Side Completes Transmission of payload data Receives payload data "Toggles differential state immediately after last payload data bit and keeps that state for a time THS-TRAIL" "Disables the HS-TX, enables the LP-TX, and drives Stop state (LP-11) for a time THS-EXIT" "Detects the Lines leaving LP-00 state and entering Stop state (LP-11) and disables Termination" "Neglect bits of last period THS-SKIP to hide transition effects" "Detect last transition in valid Data, determine last valid Data byte and skip trailer sequence"| TX Side | RX Side | | :--- | :--- | | Completes Transmission of payload data | Receives payload data | | Toggles differential state immediately after last <br> payload data bit and keeps that state for a time <br> THS-TRAIL | | | Disables the HS-TX, enables the LP-TX, and drives <br> Stop state (LP-11) for a time THS-EXIT | Detects the Lines leaving LP-00 state and entering <br> Stop state (LP-11) and disables Termination | | | Neglect bits of last period THS-SKIP to hide transition <br> effects | | | Detect last transition in valid Data, determine last <br> valid Data byte and skip trailer sequence |


6.4.4 HS 數據傳輸突發


在數據突發結束時,數據通道離開高速傳輸模式,通過結束傳輸(EoT)程序進入停止狀態。表 4 顯示了 EoT 程序中可能的事件序列。請注意,EoT 處理可以由協議或 D-PHY 處理。

表 4 傳輸結束序列

圖 14 顯示了數據突發傳輸過程中的事件序列。根據協議,任何通道的傳輸可以獨立開始和結束。然而,對於大多數應用來說,通道將同步開始,但由於每個通道傳輸的字節數不等,可能會在不同的時間結束。與協議層的握手在附錄 A 中描述。


圖 14 高速數據突發傳輸


圖 15 顯示了表 5 中描述的高速數據傳輸的狀態機。


圖 15 高速數據傳輸的 TX 和 RX 狀態機


表 5 高速數據傳輸狀態機描述
 
 線條狀態
Line Condition/State| Line | | :---: | | Condition/State |
 退出狀態  退出條件
TX-Stop  傳輸 LP-11 TX-HS-Rqst

高速度傳輸協議的要求
On request of Protocol for High-Speed Transmission| On request of Protocol for High-Speed | | :--- | | Transmission |
TX-HS-Rqst  傳輸 LP-01 TX-HS-Prpr
結束計時區間 TLPX
TX-HS-Prpr  傳輸 LP-00 TX-HS-Go
定時區間結束 THS-PREPARE
TX-HS-Go  傳輸 HS-0 TX-HS-Sync
結束計時區間 THS-zERO
TX-HS-Sync

傳輸序列 HS-00011101
Transmit sequence HS-00011101| Transmit | | :--- | | sequence | | HS-00011101 |
TX-HS-0
在同步序列之後,如果第一個有效載荷數據位是 0
TX-HS-1
在同步序列之後,如果第一個有效載荷數據位是 1
TX-HS-0  傳輸 HS-0 TX-HS-0
在 HS-0 位元之後再發送一個 HS-0 位元
TX-HS-1
在 HS-0 位元之後發送一個 HS-1 位元
TX-HS-1  傳輸 HS-1 TX-HS-0
在 HS-0 位元之後發送一個 HS-1 位元
TX-HS-1
在一個 HS-1 之後發送另一個 HS-1 位元
Trail-HS-0
最後的有效載荷位元是 HS-1,尾部序列是 HS-0
Trail-HS-0  傳輸 HS-0 TX-Stop
結束計時區間 THS-TRAlL
Trail-HS-1  傳輸 HS-1 TX-Stop
結束計時區間 THS-TRAlL
RX-Stop  接收 LP-11 RX-HS-Rqst
線路過渡到 LP-01
RX- HS-Rqst  接收 LP-01 RX-HS-Prpr
線路過渡到 LP-00
State "Line Condition/State" Exit State Exit Conditions TX-Stop Transmit LP-11 TX-HS-Rqst "On request of Protocol for High-Speed Transmission" TX-HS-Rqst Transmit LP-01 TX-HS-Prpr End of timed interval TLPX TX-HS-Prpr Transmit LP-00 TX-HS-Go End of timed interval THS-PREPARE TX-HS-Go Transmit HS-0 TX-HS-Sync End of timed interval THS-zERO TX-HS-Sync "Transmit sequence HS-00011101" TX-HS-0 After Sync sequence if first payload data bit is 0 TX-HS-1 After Sync sequence if first payload data bit is 1 TX-HS-0 Transmit HS-0 TX-HS-0 Send another HS-0 bit after a HS-0 bit TX-HS-1 Send a HS-1 bit after a HS-0 bit TX-HS-1 Transmit HS-1 TX-HS-0 Send a HS-1 bit after a HS-0 bit TX-HS-1 Send another HS-1 bit after a HS-1 Trail-HS-0 Last payload bit is HS-1, trailer sequence is HS-0 Trail-HS-0 Transmit HS-0 TX-Stop End of timed interval THS-TRAlL Trail-HS-1 Transmit HS-1 TX-Stop End of timed interval THS-TRAlL RX-Stop Receive LP-11 RX-HS-Rqst Line transition to LP-01 RX- HS-Rqst Receive LP-01 RX-HS-Prpr Line transition to LP-00| State | Line <br> Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | TX-Stop | Transmit LP-11 | TX-HS-Rqst | On request of Protocol for High-Speed <br> Transmission | | TX-HS-Rqst | Transmit LP-01 | TX-HS-Prpr | End of timed interval TLPX | | TX-HS-Prpr | Transmit LP-00 | TX-HS-Go | End of timed interval THS-PREPARE | | TX-HS-Go | Transmit HS-0 | TX-HS-Sync | End of timed interval THS-zERO | | TX-HS-Sync | Transmit <br> sequence <br> HS-00011101 | TX-HS-0 | After Sync sequence if first payload data bit is 0 | | | | TX-HS-1 | After Sync sequence if first payload data bit is 1 | | TX-HS-0 | Transmit HS-0 | TX-HS-0 | Send another HS-0 bit after a HS-0 bit | | | | TX-HS-1 | Send a HS-1 bit after a HS-0 bit | | TX-HS-1 | Transmit HS-1 | TX-HS-0 | Send a HS-1 bit after a HS-0 bit | | | | TX-HS-1 | Send another HS-1 bit after a HS-1 | | | | Trail-HS-0 | Last payload bit is HS-1, trailer sequence is HS-0 | | Trail-HS-0 | Transmit HS-0 | TX-Stop | End of timed interval THS-TRAlL | | Trail-HS-1 | Transmit HS-1 | TX-Stop | End of timed interval THS-TRAlL | | RX-Stop | Receive LP-11 | RX-HS-Rqst | Line transition to LP-01 | | RX- HS-Rqst | Receive LP-01 | RX-HS-Prpr | Line transition to LP-00 |
 
 線條狀態
Line Condition/State| Line | | :---: | | Condition/State |
 退出狀態  退出條件
RX-HS- Prpr  接收 LP-00 RX-HS-Term
定時區間結束 TD-TERM-EN
RX-HS-Term  接收 LP-00 RX-HS-Sync
定時區間結束 THS-SETTLE
RX-HS-Sync

接收 HS 序列...00000011101
Receive HS sequence ...00000011101| Receive HS | | :--- | | sequence | | ...00000011101 |
RX-HS-0

在 HS 流中找到合適的匹配(如果未使用去偏校準功能,則允許任何單個位元錯誤),以下位元為有效載荷數據。
Proper match found (any single bit error allowed if deskew calibration feature is not used) for Sync sequence in HS stream, the following bits are payload data.| Proper match found (any single bit error allowed if | | :--- | | deskew calibration feature is not used) for Sync | | sequence in HS stream, the following bits are | | payload data. |
RX-HS-1
RX-HS-0  接收 HS-0 RX-HS-0
接收有效載荷數據位或尾部位
RX-HS-1
RX-HS-1  接收 HS-1 RX-HS-0
接收有效載荷數據位或尾部位
RX-HS-1
RX-Stop
線路過渡到 LP-11
State "Line Condition/State" Exit State Exit Conditions RX-HS- Prpr Receive LP-00 RX-HS-Term End of timed interval TD-TERM-EN RX-HS-Term Receive LP-00 RX-HS-Sync End of timed interval THS-SETTLE RX-HS-Sync "Receive HS sequence ...00000011101" RX-HS-0 "Proper match found (any single bit error allowed if deskew calibration feature is not used) for Sync sequence in HS stream, the following bits are payload data." RX-HS-1 RX-HS-0 Receive HS-0 RX-HS-0 Receive payload data bit or trailer bit RX-HS-1 RX-HS-1 Receive HS-1 RX-HS-0 Receive payload data bit or trailer bit RX-HS-1 RX-Stop Line transition to LP-11| State | Line <br> Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | RX-HS- Prpr | Receive LP-00 | RX-HS-Term | End of timed interval TD-TERM-EN | | RX-HS-Term | Receive LP-00 | RX-HS-Sync | End of timed interval THS-SETTLE | | RX-HS-Sync | Receive HS <br> sequence <br> ...00000011101 | RX-HS-0 | Proper match found (any single bit error allowed if <br> deskew calibration feature is not used) for Sync <br> sequence in HS stream, the following bits are <br> payload data. | | | | RX-HS-1 | | | RX-HS-0 | Receive HS-0 | RX-HS-0 | Receive payload data bit or trailer bit | | | | RX-HS-1 | | | RX-HS-1 | Receive HS-1 | RX-HS-0 | Receive payload data bit or trailer bit | | | | RX-HS-1 | | | | | RX-Stop | Line transition to LP-11 |
 注意:

停止狀態(TX-停止,RX-停止)具有多個有效的退出狀態。


6.5 雙向數據通道轉換


雙向數據通道的傳輸方向可以通過鏈路轉換程序進行切換。此程序使信息能夠以與當前方向相反的方向進行傳輸。無論是從前向轉為反向還是從反向轉為前向,程序都是相同的。請注意,主端和從端在轉換過程中不應改變。鏈路轉換應完全在控制模式下處理。表 6 列出了轉換過程中的事件序列。

表 6 連結周轉序列

初始 TX 端 = 最終 RX 端

初始 RX 端 = 最終 TX 端

驅動器停止狀態 (LP-11)
 觀察停止狀態

驅動 LP-Rqst 狀態 (LP-10) 持續時間 TLPX

觀察從 LP-11 到 LP-10 狀態的過渡

驅動橋狀態 (LP-00) 持續時間 T TPX

觀察從 LP-10 到 LP-00 狀態的過渡

驅動器 LP-10 持續時間 T TPX

觀察從 LP-00 到 LP-10 狀態的過渡

驅動橋樑狀態 (LP-00) 持續時間 TTA-GO

觀察從 LP-10 到橋接狀態的過渡,並等待一段時間 TAA-SURE。在正確完成此超時後,這一方知道它已經掌控。
Observes the transition from LP-10 to Bridge state and waits for a time TAA-SURE. After correct completion of this time-out this side knows it is in control.| Observes the transition from LP-10 to Bridge state | | :--- | | and waits for a time TAA-SURE. After correct | | completion of this time-out this side knows it is in | | control. |

停止駕駛線路,並使用其 LP-RX 觀察線路狀態,以便查看確認。
Stops driving the Lines and observes the Line states with its LP-RX in order to see an acknowledgement.| Stops driving the Lines and observes the Line states | | :--- | | with its LP-RX in order to see an acknowledgement. |

驅動橋樑狀態 (LP-00) 持續時間 TTA-GET

驅動器 LP-10 持續時間 TLPX

觀察 LP-10 在線上,解釋為承認對方確實已經掌控。等待停止狀態完成周轉程序。
Observes LP-10 on the Lines, interprets this as acknowledge that the other side has indeed taken control. Waits for Stop state to complete Turnaround procedure.| Observes LP-10 on the Lines, interprets this as | | :--- | | acknowledge that the other side has indeed taken | | control. Waits for Stop state to complete Turnaround | | procedure. |
Initial TX Side = Final RX Side Initial RX Side = Final TX Side Drives Stop state (LP-11) Observes Stop state Drives LP-Rqst state (LP-10) for a time TLPX Observes transition from LP-11 to LP-10 states Drives Bridge state (LP-00) for a time T TPX Observes transition from LP-10 to LP-00 states Drives LP-10 for a time T TPX Observes transition from LP-00 to LP-10 states Drives Bridge state (LP-00) for a time TTA-GO "Observes the transition from LP-10 to Bridge state and waits for a time TAA-SURE. After correct completion of this time-out this side knows it is in control." "Stops driving the Lines and observes the Line states with its LP-RX in order to see an acknowledgement." Drives Bridge state (LP-00) for a period TTA-GET Drives LP-10 for a period TLPX "Observes LP-10 on the Lines, interprets this as acknowledge that the other side has indeed taken control. Waits for Stop state to complete Turnaround procedure." | Initial TX Side = Final RX Side | Initial RX Side = Final TX Side | | :--- | :--- | | Drives Stop state (LP-11) | Observes Stop state | | Drives LP-Rqst state (LP-10) for a time TLPX | Observes transition from LP-11 to LP-10 states | | Drives Bridge state (LP-00) for a time T TPX | Observes transition from LP-10 to LP-00 states | | Drives LP-10 for a time T TPX | Observes transition from LP-00 to LP-10 states | | Drives Bridge state (LP-00) for a time TTA-GO | Observes the transition from LP-10 to Bridge state <br> and waits for a time TAA-SURE. After correct <br> completion of this time-out this side knows it is in <br> control. | | Stops driving the Lines and observes the Line states <br> with its LP-RX in order to see an acknowledgement. | Drives Bridge state (LP-00) for a period TTA-GET | | | Drives LP-10 for a period TLPX | | Observes LP-10 on the Lines, interprets this as <br> acknowledge that the other side has indeed taken <br> control. Waits for Stop state to complete Turnaround <br> procedure. | |

初始 TX 端 = 最終 RX 端

初始 RX 端 = 最終 TX 端

觀察到轉換到停止狀態(LP-11)在

轉彎完成

確認,切換到正常的 LP 接收

模式並等待其他人的進一步行動
 側面
Initial TX Side = Final RX Side Initial RX Side = Final TX Side Observes transition to Stop state (LP-11) on the Lines, interprets this as Turnaround completion acknowledgement, switches to normal LP receive mode and waits for further actions from the other side | Initial TX Side = Final RX Side | Initial RX Side = Final TX Side | | :--- | :--- | | Observes transition to Stop state (LP-11) on the | | | Lines, interprets this as Turnaround completion | | | acknowledgement, switches to normal LP receive | | | mode and waits for further actions from the other | | | side | |

圖 16 以圖形方式顯示了周轉程序。


圖 16 轉向程序


鏈路兩側的低功耗時鐘定時不必相同,但可以有所不同。然而,低功耗狀態周期之間的比率 T LPX T LPX  T_("LPX ")\mathrm{T}_{\text {LPX }} 受到限制,以確保適當的轉換行為。請參見表 14 以獲取 T LPX(MASTER) T LPX(MASTER)  T_("LPX(MASTER) ")\mathrm{T}_{\text {LPX(MASTER) }} T LPX(SLAVE) T LPX(SLAVE)  T_("LPX(SLAVE) ")\mathrm{T}_{\text {LPX(SLAVE) }} 的比率。


如果尚未駛入 TX-LP-Yield,則可以通過駛入停止狀態來中斷回轉程序。駛入停止狀態將中止回轉程序並將車道返回到停止狀態。PHY 應確保在 TX-TA-Rqst、RX-TA-Rqst 或 TX-TA-GO 結束後不會中斷該程序。一旦 PHY 驅動 TX-LP-Yield,則不應中止回轉程序。如果協議確定因回轉程序未在特定時間內完成而發生錯誤,則可以採取適當行動。更多詳細信息請參見第 7.3.5 節。圖 17 顯示了在表 7 中描述的回轉狀態機。


注意:水平對齊的狀態同時發生。

圖 17 轉換狀態機


表 7 轉換狀態機描述
 
 線條狀態
Line Condition/State| Line | | :---: | | Condition/State |
 退出狀態  退出條件
 任何 RX 狀態  任何收到的 RX-Stop
觀察 LP-11 在行上
TX-Stop  傳輸 LP-11 TX-LP-Rqst
根據周轉協議的要求
TX-LP-Rqst  傳輸 LP-10  TX-LP-產量
結束計時區間 TLPX
 TX-LP-產量  傳輸 LP-00 TX-TA-Rqst
結束計時區間 TLPX
TX-TA-Rqst  傳輸 LP-10 TX-TA-Go
結束計時區間 TLPX
TX-TA-Go  傳輸 LP-00 RX-TA-Look
計時區間結束 TTA-GO
RX-TA-Look  接收 LP-00 RX-TA-Ack
線路過渡到 LP-10
RX-TA-Ack  接收 LP-10 RX-Stop
線路過渡到 LP-11
RX-Stop  接收 LP-11 RX-LP-Rqst
線路過渡到 LP-10
RX-LP-Rqst  接收 LP-10 RX-LP-Yield
線路過渡到 LP-00
RX-LP-Yield  接收 LP-00 RX-TA-Rqst
線路過渡到 LP-10
RX-TA-Rqst  接收 LP-10 RX-TA-Wait
線路過渡到 LP-00
RX-TA-Wait  接收 LP-00 TX-TA-Get
定時區間結束 TTA-SURE
TX-TA-Get  傳輸 LP-00 TX-TA-Ack
計時區間結束 TTA-GET
TX-TA-Ack Transit LP-10 TX-Stop
結束計時區間 TLPX
State "Line Condition/State" Exit State Exit Conditions Any RX state Any Received RX-Stop Observe LP-11 at Lines TX-Stop Transmit LP-11 TX-LP-Rqst On request of Protocol for Turnaround TX-LP-Rqst Transmit LP-10 TX-LP-Yield End of timed interval TLPX TX-LP-Yield Transmit LP-00 TX-TA-Rqst End of timed interval TLPX TX-TA-Rqst Transmit LP-10 TX-TA-Go End of timed interval TLPX TX-TA-Go Transmit LP-00 RX-TA-Look End of timed interval TTA-GO RX-TA-Look Receive LP-00 RX-TA-Ack Line transition to LP-10 RX-TA-Ack Receive LP-10 RX-Stop Line transition to LP-11 RX-Stop Receive LP-11 RX-LP-Rqst Line transition to LP-10 RX-LP-Rqst Receive LP-10 RX-LP-Yield Line transition to LP-00 RX-LP-Yield Receive LP-00 RX-TA-Rqst Line transition to LP-10 RX-TA-Rqst Receive LP-10 RX-TA-Wait Line transition to LP-00 RX-TA-Wait Receive LP-00 TX-TA-Get End of timed interval TTA-SURE TX-TA-Get Transmit LP-00 TX-TA-Ack End of timed interval TTA-GET TX-TA-Ack Transit LP-10 TX-Stop End of timed interval TLPX| State | Line <br> Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | Any RX state | Any Received | RX-Stop | Observe LP-11 at Lines | | TX-Stop | Transmit LP-11 | TX-LP-Rqst | On request of Protocol for Turnaround | | TX-LP-Rqst | Transmit LP-10 | TX-LP-Yield | End of timed interval TLPX | | TX-LP-Yield | Transmit LP-00 | TX-TA-Rqst | End of timed interval TLPX | | TX-TA-Rqst | Transmit LP-10 | TX-TA-Go | End of timed interval TLPX | | TX-TA-Go | Transmit LP-00 | RX-TA-Look | End of timed interval TTA-GO | | RX-TA-Look | Receive LP-00 | RX-TA-Ack | Line transition to LP-10 | | RX-TA-Ack | Receive LP-10 | RX-Stop | Line transition to LP-11 | | RX-Stop | Receive LP-11 | RX-LP-Rqst | Line transition to LP-10 | | RX-LP-Rqst | Receive LP-10 | RX-LP-Yield | Line transition to LP-00 | | RX-LP-Yield | Receive LP-00 | RX-TA-Rqst | Line transition to LP-10 | | RX-TA-Rqst | Receive LP-10 | RX-TA-Wait | Line transition to LP-00 | | RX-TA-Wait | Receive LP-00 | TX-TA-Get | End of timed interval TTA-SURE | | TX-TA-Get | Transmit LP-00 | TX-TA-Ack | End of timed interval TTA-GET | | TX-TA-Ack | Transit LP-10 | TX-Stop | End of timed interval TLPX |

 注意:


在 RX-TA-Look 期間,協議可能會導致 PHY 轉換到 TX-Stop。


在高速數據傳輸期間,停止狀態(TX-Stop,RX-Stop)具有多個有效的退出狀態。

 6.6 逃脫模式


逃逸模式是數據通道使用低功耗狀態的一種特殊操作模式。在此模式下,某些額外功能變得可用。逃逸模式操作應在前向方向上得到支持,而在反向方向上則是可選的。如果支持,逃逸模式不必包含所有可用功能。

數據通道應通過逃逸模式進入程序(LP-11、LP-10、LP-00、LP-01、LP-00)進入逃逸模式。一旦在線路上觀察到最終橋接狀態(LP-00),通道應進入空間狀態的逃逸模式(LP-00)。如果在最終橋接狀態(LP-00)之前的任何時候檢測到 LP-11,則逃逸模式進入程序應中止,接收端應等待或返回停止狀態。

對於數據通道,一旦進入逃脫模式,發射器應發送一個 8 位的進入命令以指示所請求的操作。表 8 列出了所有當前可用的逃脫模式命令和操作。所有未分配的命令保留用於未來擴展。


停止狀態將用於退出逃逸模式,並且在逃逸模式操作期間不能發生,因為使用了間隔一熱編碼。停止狀態會立即將通道返回到控制模式。如果進入命令與支持的命令不匹配,則該特定的逃逸模式操作將被忽略,接收端將等待直到發送端返回到停止狀態。

在逃逸模式下,PHY 將應用間隔一熱位元編碼進行非同步通信。因此,在此模式下,數據通道的操作不依賴於時鐘通道。觸發重置命令的完整逃逸模式操作如圖 18 所示。


圖 18 逃脫模式下的觸發重置命令


Spaced-One-Hot 編碼意味著每個標記狀態與空白狀態交錯。每個符號因此由兩部分組成:一個 One-Hot 階段(標記-0 或標記-1)和一個空白階段。TX 應該發送標記-0,然後是空白,以傳輸‘零位’,並且應該發送標記-1,然後是空白,以傳輸‘一位’。未跟隨空白的標記不代表位。在退出逃逸模式之前的最後階段應該是標記-1 狀態,這不是傳輸的位的一部分,因為它不跟隨空白狀態。時鐘可以通過排他性或函數從兩個線信號 Dp 和 Dn 中導出。每個單獨的 LP 狀態週期的長度應至少為 T LPX,MIN T LPX,MIN  T_("LPX,MIN ")\mathrm{T}_{\text {LPX,MIN }}
 逃脫模式動作  命令類型

輸入命令模式(從第一位傳輸到最後一位傳輸)
Entry Command Pattern (first bit transmitted to last bit transmitted)| Entry Command Pattern (first | | :---: | | bit transmitted to last bit | | transmitted) |

低功耗數據傳輸
 模式 11100001
 超低功耗狀態  模式 00011110
Undefined-1  模式 10011111
Undefined-2  模式 11011110
 重置觸發器
Reset-Trigger| Reset-Trigger | | :--- |
 觸發器 01100010

HS 測試模式的進入序列
 觸發器 01011101
Unknown-4  觸發器 00100001
Unknown-5  觸發器 10100000
Escape Mode Action Command Type "Entry Command Pattern (first bit transmitted to last bit transmitted)" Low-Power Data Transmission mode 11100001 Ultra-Low Power State mode 00011110 Undefined-1 mode 10011111 Undefined-2 mode 11011110 "Reset-Trigger" Trigger 01100010 Entry sequence for HS Test Mode Trigger 01011101 Unknown-4 Trigger 00100001 Unknown-5 Trigger 10100000| Escape Mode Action | Command Type | Entry Command Pattern (first <br> bit transmitted to last bit <br> transmitted) | | :--- | :--- | :---: | | Low-Power Data Transmission | mode | 11100001 | | Ultra-Low Power State | mode | 00011110 | | Undefined-1 | mode | 10011111 | | Undefined-2 | mode | 11011110 | | Reset-Trigger | Trigger | 01100010 | | Entry sequence for HS Test Mode | Trigger | 01011101 | | Unknown-4 | Trigger | 00100001 | | Unknown-5 | Trigger | 10100000 |

 6.6.1 遠程觸發器


觸發信號是向接收端協議發送標誌的機制,根據發送端協議的請求。這可以根據操作方向和可用的逃逸模式功能,向前或向後進行。觸發信號需要逃逸模式能力,並且在接口的兩側至少需要一個匹配的觸發逃逸條目命令。

圖 18 顯示了逃逸模式重置觸發動作的示例。通道通過逃逸模式進入程序進入逃逸模式。如果進入命令模式與重置觸發命令匹配,則觸發器將通過邏輯 PPI 標記到接收端的協議。任何在觸發命令之後但在通道進入停止狀態之前接收到的位都應被忽略。因此,可以串接虛擬位元組以向接收端提供時鐘信息。

請注意,觸發信號(包括重置觸發)是一種通用消息系統。觸發命令不會影響物理層本身的行為。因此,協議層可以將觸發用於任何目的。


6.6.2 低功耗數據傳輸


如果遵循逃逸模式進入程序,然後執行低功耗數據傳輸(LPDT)的進入命令,則可以通過協議以低速傳輸數據,同時通道保持在低功耗模式。


數據應該使用與進入命令相同的間隔一熱碼編碼在行上。數據由施加的位編碼自我時鐘,並不依賴於時鐘通道。在使用 LPDT 時,通道可以通過在行上保持空間狀態來暫停。在行上的停止狀態會停止 LPDT,退出逃逸模式,並將通道切換到控制模式。在停止狀態之前的最後階段應該是標記 1 狀態,這不代表數據位。圖 19 顯示了兩字節傳輸,兩字節之間有一個暫停期。


圖 19 兩個數據字節低功耗數據傳輸示例

使用 LPDT,提供給發送端的低功耗(位元)時鐘信號( f MOMENTARY < 20 MHz f MOMENTARY  < 20 MHz f_("MOMENTARY ") < 20MHz\mathrm{f}_{\text {MOMENTARY }}<20 \mathrm{MHz} )用於傳輸數據。數據接收由位元編碼自我定時。因此,可以允許變化的時鐘速率。在 LPDT 結束時,通道應返回到停止狀態。


6.6.3 超低功耗狀態


如果在逃逸模式進入命令之後發送超低功耗狀態進入命令,則通道應進入超低功耗狀態(ULPS)。此命令應標記給接收方協議。在此狀態下,線路處於空間狀態(LP-00)。超低功耗狀態的退出是通過一個長度為 Twakeup 的 Mark-1 狀態,然後是停止狀態。附錄 A 描述了一個退出程序的示例以及控制在 Mark-1 狀態中花費時間長度的程序。


6.6.4 逃逸模式狀態機


逃脫模式操作的狀態機如圖 20 所示,並在表 9 中描述。


注意:水平對齊的狀態同時發生。

圖 20 逃脫模式狀態機


表 9 逃脫模式狀態機描述
   線條狀態  退出狀態  退出條件
 任何 RX 狀態  任何收到的 RX-Stop
觀察 LP-11 在行上
TX-Stop  傳輸 LP-11 TX-LP-Rqst
根據對 Esc 模式(PPI)協議的要求
TX-LP-Rqst  傳輸 LP-10  TX-LP-產量  在時間 T LPX T LPX  T_("LPX ")\mathrm{T}_{\text {LPX }} 之後
 TX-LP-產量  傳輸 LP-00 TX-Esc-Rqst After time T TPX
TX-Esc-Rqst  傳輸 LP-01 TX-Esc-Go  在時間 T LPX a LPX LPX^("a ")\mathrm{LPX}^{\text {a }} 之後
TX-Esc-Go  傳輸 LP-00 TX-Esc-Cond After time T TPX
TX-Esc-Cmd
傳輸 8 位元(16 行狀態)單空格熱編碼的輸入命令序列
TX-Triggers
觸發命令後
TX-ULPS
超低功耗命令後
TX-LPDT

低功耗數據傳輸命令之後
After Low-Power Data Transmission Command| After Low-Power Data | | :--- | | Transmission Command |
TX-Triggers
空白狀態或可選的虛擬位元組,用於生成時鐘
TX-Mark
根據協議(PPI)要求觸發狀態的退出
TX-ULPS  傳輸 LP-00 TX-Mark
根據協議(PPI)要求的 ULP 狀態結束
State Line Condition/State Exit State Exit Conditions Any RX state Any Received RX-Stop Observe LP-11 at Lines TX-Stop Transmit LP-11 TX-LP-Rqst On request of Protocol for Esc mode (PPI) TX-LP-Rqst Transmit LP-10 TX-LP-Yield After time T_("LPX ") TX-LP-Yield Transmit LP-00 TX-Esc-Rqst After time T TPX TX-Esc-Rqst Transmit LP-01 TX-Esc-Go After time T LPX^("a ") TX-Esc-Go Transmit LP-00 TX-Esc-Cond After time T TPX TX-Esc-Cmd Transmit sequence of 8-bit (16-line-states) One-Spaced-Hot encoded Entry Command TX-Triggers After a Trigger Command TX-ULPS After Ultra-Low Power Command TX-LPDT "After Low-Power Data Transmission Command" TX-Triggers Space state or optional dummy bytes for the purpose of generating clocks TX-Mark Exit of the Trigger State on request of Protocol (PPI) TX-ULPS Transmit LP-00 TX-Mark End of ULP State on request of Protocol (PPI)| State | Line Condition/State | Exit State | Exit Conditions | | :---: | :---: | :---: | :---: | | Any RX state | Any Received | RX-Stop | Observe LP-11 at Lines | | TX-Stop | Transmit LP-11 | TX-LP-Rqst | On request of Protocol for Esc mode (PPI) | | TX-LP-Rqst | Transmit LP-10 | TX-LP-Yield | After time $\mathrm{T}_{\text {LPX }}$ | | TX-LP-Yield | Transmit LP-00 | TX-Esc-Rqst | After time T TPX | | TX-Esc-Rqst | Transmit LP-01 | TX-Esc-Go | After time T $\mathrm{LPX}^{\text {a }}$ | | TX-Esc-Go | Transmit LP-00 | TX-Esc-Cond | After time T TPX | | TX-Esc-Cmd | Transmit sequence of 8-bit (16-line-states) One-Spaced-Hot encoded Entry Command | TX-Triggers | After a Trigger Command | | | | TX-ULPS | After Ultra-Low Power Command | | | | TX-LPDT | After Low-Power Data <br> Transmission Command | | TX-Triggers | Space state or optional dummy bytes for the purpose of generating clocks | TX-Mark | Exit of the Trigger State on request of Protocol (PPI) | | TX-ULPS | Transmit LP-00 | TX-Mark | End of ULP State on request of Protocol (PPI) |
   線條狀態  退出狀態  退出條件
TX-LPDT
傳輸序列化的、空間一熱編碼的有效載荷數據

最後傳輸的數據位之後
TX-Mark Mark-1 TX-Stop
下一個驅動狀態在時間 T LPX T LPX  T_("LPX ")\mathrm{T}_{\text {LPX }} 之後,或在離開 ULP 狀態時為 T WAKEUP T WAKEUP  T_("WAKEUP ")\mathrm{T}_{\text {WAKEUP }}
RX-Stop  接收 LP-11 RX-LP-Rqst
線路過渡到 LP-10
RX-LP-Rqst  接收 LP-10 RX-LP-Yield
線路過渡到 LP-00
RX-LP-Yield  接收 LP-00 RX-Esc-Rqst
線路過渡到 LP-01
RX-Esc-Rqst  接收 LP-01 RX-Esc-Go
線路過渡到 LP-00
RX-Esc-Go  接收 LP-00 RX-Esc-Cmd
LP-00 的線路轉換
RX-Esc-Cmd
接收 8 位(16 行狀態)單空熱編碼的輸入命令序列
RX-Wait
觸發後和未識別的命令
RX-ULPS
超低功耗命令後
RX-LPDT
低功耗數據傳輸命令之後
RX-ULPS  接收 LP-00 RX-Wait
線路過渡到 LP-10
RX-LPDT
接收序列,空間一熱編碼的有效載荷數據
RX-Stop
行轉換至 LP-11(最後狀態應為 Mark-1)
RX-Wait  任何,除了 LP-11 RX-Stop
線路過渡到 LP-11
State Line Condition/State Exit State Exit Conditions TX-LPDT Transmit serialized, Spaced-One-Hot encoded payload data After last transmitted data bit TX-Mark Mark-1 TX-Stop Next driven state after time T_("LPX "), or T_("WAKEUP ") if leaving ULP State RX-Stop Receive LP-11 RX-LP-Rqst Line transition to LP-10 RX-LP-Rqst Receive LP-10 RX-LP-Yield Line transition to LP-00 RX-LP-Yield Receive LP-00 RX-Esc-Rqst Line transition to LP-01 RX-Esc-Rqst Receive LP-01 RX-Esc-Go Line transition to LP-00 RX-Esc-Go Receive LP-00 RX-Esc-Cmd Line transition out of LP-00 RX-Esc-Cmd Receive sequence of 8-bit (16-line-states) One-Spaced-Hot encoded Entry Command RX-Wait After Trigger and Unrecognized Commands RX-ULPS After Ultra-Low Power Command RX-LPDT After Low-Power Data Transmission Command RX-ULPS Receive LP-00 RX-Wait Line transition to LP-10 RX-LPDT Receive serial, Spaced-One-Hot encoded payload data RX-Stop Line transition to LP-11 (Last state should be a Mark-1) RX-Wait Any, except LP-11 RX-Stop Line transition to LP-11| State | Line Condition/State | Exit State | Exit Conditions | | :---: | :---: | :---: | :---: | | TX-LPDT | Transmit serialized, Spaced-One-Hot encoded payload data | | After last transmitted data bit | | TX-Mark | Mark-1 | TX-Stop | Next driven state after time $\mathrm{T}_{\text {LPX }}$, or $\mathrm{T}_{\text {WAKEUP }}$ if leaving ULP State | | RX-Stop | Receive LP-11 | RX-LP-Rqst | Line transition to LP-10 | | RX-LP-Rqst | Receive LP-10 | RX-LP-Yield | Line transition to LP-00 | | RX-LP-Yield | Receive LP-00 | RX-Esc-Rqst | Line transition to LP-01 | | RX-Esc-Rqst | Receive LP-01 | RX-Esc-Go | Line transition to LP-00 | | RX-Esc-Go | Receive LP-00 | RX-Esc-Cmd | Line transition out of LP-00 | | RX-Esc-Cmd | Receive sequence of 8-bit (16-line-states) One-Spaced-Hot encoded Entry Command | RX-Wait | After Trigger and Unrecognized Commands | | | | RX-ULPS | After Ultra-Low Power Command | | | | RX-LPDT | After Low-Power Data Transmission Command | | RX-ULPS | Receive LP-00 | RX-Wait | Line transition to LP-10 | | RX-LPDT | Receive serial, Spaced-One-Hot encoded payload data | RX-Stop | Line transition to LP-11 (Last state should be a Mark-1) | | RX-Wait | Any, except LP-11 | RX-Stop | Line transition to LP-11 |


6.7 高速時鐘傳輸


在高速模式下,時鐘通道從主設備到從設備提供低擺幅、差分 DDR(半速)時鐘信號,以進行高速數據傳輸。時鐘信號應與前向方向數據通道上的切換位序列具有正交相位,並在第一個傳輸位的突發中心處有上升沿。數據與時鐘之間的關係及時間規範的詳細信息可以在第 10 節中找到。

時鐘通道類似於單向數據通道。然而,存在一些時序差異,時鐘通道傳輸的是高速 DDR 時鐘信號,而不是數據位。此外,低功耗模式的功能在時鐘通道和數據通道之間的定義也不同。時鐘通道應為單向,並且不應包括常規的逃逸模式功能。僅支持通過使用 LP-Rqst 狀態的特殊進入序列來實現 ULPS。高速時鐘傳輸應從停止狀態開始,並返回到停止狀態。


時鐘通道模組由協議通過時鐘通道 PPI 控制。當任何數據通道中沒有高速度傳輸活動時,協議才會停止時鐘通道。

如果時鐘通道處於低功耗模式,數據通道的高速數據傳輸啟動時間將延長。在這種情況下,時鐘通道必須首先恢復到高速操作,然後才能處理傳輸請求。


高速時鐘信號在最後一個數據通道切換到低功耗模式並以 HS-0 狀態結束後,應持續運行一段時間 T CLK-POsт T CLK-POsт  T_("CLK-POsт ")\mathrm{T}_{\text {CLK-POsт }}т 。切換時鐘通道到低功耗模式的程序見表 10。請注意,時鐘突發始終包含偶數次轉換,因為它

559 以 HS-0 狀態開始和結束。這意味著時鐘提供轉換以在任何相關數據通道上取樣偶數位元。時鐘週期應可靠並符合 HS 時序規範。將時鐘通道返回到高速時鐘傳輸的程序見表 11。時鐘啟動和停止程序顯示在圖 21 中。


圖 21 在時鐘傳輸和低功耗模式之間切換時鐘通道

表 10 切換時鐘通道至低功耗模式的程序
 主側  奴隸端

驅動高速時鐘信號(切換 HS-0/HS-1)
Drives High-Speed Clock signal (Toggling HS-0/HS-1)| Drives High-Speed Clock signal (Toggling | | :--- | | HS-0/HS-1) |

接收高速時鐘信號(切換 HS-0/HS-1)
Receives High-Speed Clock signal (Toggling HS-0/HS-1)| Receives High-Speed Clock signal (Toggling | | :--- | | HS-0/HS-1) |

最後數據通道進入低功耗模式

持續驅動高速度時鐘信號一段時間 TcLK-Post,並以 HS-0 狀態結束
Continues to drives High-Speed Clock signal for a period TcLK-Post and ends with HS-0 state| Continues to drives High-Speed Clock signal for a | | :--- | | period TcLK-Post and ends with HS-0 state |

檢測在時間 TcLK-MISs 內缺少時鐘轉換,禁用 HS-RX,然後等待轉換到停止狀態
Detects absence of Clock transitions within a time TcLK-MISs, disables HS-RX then waits for a transition to the Stop state| Detects absence of Clock transitions within a time | | :--- | | TcLK-MISs, disables HS-RX then waits for a transition | | to the Stop state |

驅動 HS-0 的時間 TcLK-TRAIL

禁用 HS-TX,啟用 LP-TX,並驅動停止狀態 (LP-11) 持續時間 THS-EXIT
Disables the HS-TX, enables LP-TX, and drives Stop state (LP-11) for a time THS-EXIT| Disables the HS-TX, enables LP-TX, and drives | | :--- | | Stop state (LP-11) for a time THS-EXIT |

檢測到線路轉換到 LP-11,禁用 HS 終端,並進入停止狀態
Detects the Lines transitions to LP-11, disables HS termination, and enters Stop state| Detects the Lines transitions to LP-11, disables HS | | :--- | | termination, and enters Stop state |
Master Side Slave Side "Drives High-Speed Clock signal (Toggling HS-0/HS-1)" "Receives High-Speed Clock signal (Toggling HS-0/HS-1)" Last Data Lane goes into Low-Power mode "Continues to drives High-Speed Clock signal for a period TcLK-Post and ends with HS-0 state" "Detects absence of Clock transitions within a time TcLK-MISs, disables HS-RX then waits for a transition to the Stop state" Drives HS-0 for a time TcLK-TRAIL "Disables the HS-TX, enables LP-TX, and drives Stop state (LP-11) for a time THS-EXIT" "Detects the Lines transitions to LP-11, disables HS termination, and enters Stop state" | Master Side | Slave Side | | :--- | :--- | | Drives High-Speed Clock signal (Toggling <br> HS-0/HS-1) | Receives High-Speed Clock signal (Toggling <br> HS-0/HS-1) | | Last Data Lane goes into Low-Power mode | | | Continues to drives High-Speed Clock signal for a <br> period TcLK-Post and ends with HS-0 state | Detects absence of Clock transitions within a time <br> TcLK-MISs, disables HS-RX then waits for a transition <br> to the Stop state | | Drives HS-0 for a time TcLK-TRAIL | | | Disables the HS-TX, enables LP-TX, and drives <br> Stop state (LP-11) for a time THS-EXIT | Detects the Lines transitions to LP-11, disables HS <br> termination, and enters Stop state | | | |

表 11 高速時鐘傳輸啟動程序
 TX 端  RX 端

驅動器停止狀態 (LP-11)
 觀察停止狀態

驅動 HS-Req 狀態 (LP-01) 於時間 TLPX

觀察從 LP-11 到 LP-01 的過渡情況
Observes transition from LP-11 to LP-01 on the Lines| Observes transition from LP-11 to LP-01 on the | | :--- | | Lines |

驅動橋接狀態 (LP-00) 持續時間 TcLK-PREPARE

觀察從 LP-01 到 LP-00 的轉換。啟用在時間 TcLK-TERM-EN 之後的線路終止。
Observes transition from LP-01 to LP-00 on the Lines. Enables Line Termination after time TcLK-TERM-EN| Observes transition from LP-01 to LP-00 on the | | :--- | | Lines. Enables Line Termination after time | | TcLK-TERM-EN |

同時啟用高速驅動器並禁用低功耗驅動器。驅動 HS-0 持續時間為 TCLK-ZERO。
Enables High-Speed driver and disables Low-Power drivers simultaneously. Drives HS-0 for a time TCLK-ZERO.| Enables High-Speed driver and disables Low-Power | | :--- | | drivers simultaneously. Drives HS-0 for a time | | TCLK-ZERO. |

啟用 HS-RX 並等待計時器 TcLK-SETTLE 到期,以忽略過渡效應
Enables HS-RX and waits for timer TcLK-SETTLE to expire in order to neglect transition effects| Enables HS-RX and waits for timer TcLK-SETTLE to | | :--- | | expire in order to neglect transition effects |
 接收 HS 信號

在任何數據通道啟動之前,驅動高頻時鐘信號的時間周期為 TcLK-PRE
Drives the High-Speed Clock signal for time period TcLK-PRE before any Data Lane starts up| Drives the High-Speed Clock signal for time period | | :--- | | TcLK-PRE before any Data Lane starts up |

接收高速時鐘信號
TX Side RX Side Drives Stop state (LP-11) Observes Stop state Drives HS-Req state (LP-01) for time TLPX "Observes transition from LP-11 to LP-01 on the Lines" Drives Bridge state (LP-00) for time TcLK-PREPARE "Observes transition from LP-01 to LP-00 on the Lines. Enables Line Termination after time TcLK-TERM-EN" "Enables High-Speed driver and disables Low-Power drivers simultaneously. Drives HS-0 for a time TCLK-ZERO." "Enables HS-RX and waits for timer TcLK-SETTLE to expire in order to neglect transition effects" Receives HS-signal "Drives the High-Speed Clock signal for time period TcLK-PRE before any Data Lane starts up" Receives High-Speed Clock signal| TX Side | RX Side | | :--- | :--- | | Drives Stop state (LP-11) | Observes Stop state | | Drives HS-Req state (LP-01) for time TLPX | Observes transition from LP-11 to LP-01 on the <br> Lines | | Drives Bridge state (LP-00) for time TcLK-PREPARE | Observes transition from LP-01 to LP-00 on the <br> Lines. Enables Line Termination after time <br> TcLK-TERM-EN | | Enables High-Speed driver and disables Low-Power <br> drivers simultaneously. Drives HS-0 for a time <br> TCLK-ZERO. | Enables HS-RX and waits for timer TcLK-SETTLE to <br> expire in order to neglect transition effects | | | Receives HS-signal | | Drives the High-Speed Clock signal for time period <br> TcLK-PRE before any Data Lane starts up | Receives High-Speed Clock signal |

時鐘通道狀態機如圖 22 所示,並在表 12 中描述。


注意:水平對齊的狀態同時發生。

圖 22 高速時鐘傳輸狀態機


表 12 高速時鐘傳輸狀態機的描述
   線條狀態  退出狀態  退出條件
TX-Stop  傳輸 LP-11 TX-HS-Rqst

高速度傳輸協議的要求
On request of Protocol for High-Speed Transmission| On request of Protocol | | :--- | | for High-Speed | | Transmission |
TX-HS-Rqst  傳輸 LP-01 TX-HS-Prpr

定時區間 TLPx 結束
End of timed interval TLPx| End of timed interval | | :--- | | TLPx |
TX-HS-Prpr  傳輸 LP-00 TX-HS-Go

定時區間結束 TcLK-PREPARE
End of timed interval TcLK-PREPARE| End of timed interval | | :--- | | TcLK-PREPARE |
TX-HS-Go  傳輸 HS-0 TX-HS-1

定時間隔結束 TcLK-ZERO
End of timed interval TcLK-ZERO| End of timed interval | | :--- | | TcLK-ZERO |
TX-HS-0  傳輸 HS-0 TX-HS-1

在 HS-0 階段之後發送 HS-1 階段:DDR 時鐘
Send a HS-1 phase after a HS-0 phase: DDR Clock| Send a HS-1 phase after | | :--- | | a HS-0 phase: DDR | | Clock |
TX-HS-1  傳輸 HS-1 TX-HS-0

在 HS-1 階段之後發送 HS-0 階段:DDR 時鐘
Send a HS-0 phase after a HS-1 phase: DDR Clock| Send a HS-0 phase after | | :--- | | a HS-1 phase: DDR | | Clock |
Trail-HS-0

應要求將時鐘巷設置為低功耗模式
On request to put Clock Lane in Low-Power| On request to put Clock | | :--- | | Lane in Low-Power |
Trail-HS-0  傳輸 HS-0 TX-Stop

定時間隔結束 TcLK-TRAlL
End of timed interval TcLK-TRAlL| End of timed interval | | :--- | | TcLK-TRAlL |
RX-Stop  接收 LP-11 RX-HS-Rqst

線路過渡到 LP-01
Line transition to LP-01| Line transition to LP-01 | | :--- |
RX-HS-Rqst  接收 LP-01 RX-HS-Prpr
線路過渡到 LP-00
RX-HS-Prpr  接收 LP-00 RX-HS-Term

定時區間結束 TcLK-TERM-EN
End of timed interval TcLK-TERM-EN| End of timed interval | | :--- | | TcLK-TERM-EN |
State Line Condition/State Exit State Exit Conditions TX-Stop Transmit LP-11 TX-HS-Rqst "On request of Protocol for High-Speed Transmission" TX-HS-Rqst Transmit LP-01 TX-HS-Prpr "End of timed interval TLPx" TX-HS-Prpr Transmit LP-00 TX-HS-Go "End of timed interval TcLK-PREPARE" TX-HS-Go Transmit HS-0 TX-HS-1 "End of timed interval TcLK-ZERO" TX-HS-0 Transmit HS-0 TX-HS-1 "Send a HS-1 phase after a HS-0 phase: DDR Clock" TX-HS-1 Transmit HS-1 TX-HS-0 "Send a HS-0 phase after a HS-1 phase: DDR Clock" Trail-HS-0 "On request to put Clock Lane in Low-Power" Trail-HS-0 Transmit HS-0 TX-Stop "End of timed interval TcLK-TRAlL" RX-Stop Receive LP-11 RX-HS-Rqst "Line transition to LP-01" RX-HS-Rqst Receive LP-01 RX-HS-Prpr Line transition to LP-00 RX-HS-Prpr Receive LP-00 RX-HS-Term "End of timed interval TcLK-TERM-EN"| State | Line Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | TX-Stop | Transmit LP-11 | TX-HS-Rqst | On request of Protocol <br> for High-Speed <br> Transmission | | TX-HS-Rqst | Transmit LP-01 | TX-HS-Prpr | End of timed interval <br> TLPx | | TX-HS-Prpr | Transmit LP-00 | TX-HS-Go | End of timed interval <br> TcLK-PREPARE | | TX-HS-Go | Transmit HS-0 | TX-HS-1 | End of timed interval <br> TcLK-ZERO | | TX-HS-0 | Transmit HS-0 | TX-HS-1 | Send a HS-1 phase after <br> a HS-0 phase: DDR <br> Clock | | TX-HS-1 | Transmit HS-1 | TX-HS-0 | Send a HS-0 phase after <br> a HS-1 phase: DDR <br> Clock | | | | Trail-HS-0 | On request to put Clock <br> Lane in Low-Power | | Trail-HS-0 | Transmit HS-0 | TX-Stop | End of timed interval <br> TcLK-TRAlL | | RX-Stop | Receive LP-11 | RX-HS-Rqst | Line transition to LP-01 | | RX-HS-Rqst | Receive LP-01 | RX-HS-Prpr | Line transition to LP-00 | | RX-HS-Prpr | Receive LP-00 | RX-HS-Term | End of timed interval <br> TcLK-TERM-EN |
   線條狀態  退出狀態  退出條件
RX-HS-Term  接收 LP-00 RX-HS-Clk

定時間隔結束 TCLK-SETTLE
End of timed interval TCLK-SETTLE| End of timed interval | | :--- | | TCLK-SETTLE |
RX-HS-Clk

接收 DDR-Q 時鐘信號
Receive DDR-Q Clock signal| Receive DDR-Q Clock | | :--- | | signal |
RX-Clk-End

在時鐘通道上,沒有時鐘信號轉換的情況下,超時 TCLK-MISs 期間
Time-out TCLK-MISs on the period on the Clock Lane without Clock signal transitions| Time-out TCLK-MISs on the | | :--- | | period on the Clock | | Lane without Clock | | signal transitions |
RX-HS-End  接收 HS-0 RX-HS-Stop
線路過渡到 LP-11
State Line Condition/State Exit State Exit Conditions RX-HS-Term Receive LP-00 RX-HS-Clk "End of timed interval TCLK-SETTLE" RX-HS-Clk "Receive DDR-Q Clock signal" RX-Clk-End "Time-out TCLK-MISs on the period on the Clock Lane without Clock signal transitions" RX-HS-End Receive HS-0 RX-HS-Stop Line transition to LP-11| State | Line Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | RX-HS-Term | Receive LP-00 | RX-HS-Clk | End of timed interval <br> TCLK-SETTLE | | RX-HS-Clk | Receive DDR-Q Clock <br> signal | RX-Clk-End | Time-out TCLK-MISs on the <br> period on the Clock <br> Lane without Clock <br> signal transitions | | RX-HS-End | Receive HS-0 | RX-HS-Stop | Line transition to LP-11 |
 注意:

在高速數據傳輸期間,停止狀態(TX-Stop,RX-Stop)具有多個有效的退出狀態。


6.8 時鐘巷超低功耗狀態


雖然時鐘通道不包括常規的逃逸模式,但時鐘通道應支持超低功耗狀態。

時鐘通道應通過時鐘通道超低功耗狀態進入超低功耗狀態。在此程序中,從停止狀態開始,發送端應驅動 TX-ULPS-Rqst 狀態(LP-10),然後驅動 TX-ULPS 狀態(LP-00)。之後,時鐘通道應進入超低功耗狀態。如果發生錯誤,並且在 TX-ULPS-Rqst 狀態後立即檢測到 LP-01 或 LP-11,則應中止超低功耗狀態進入程序,接收端應分別等待或返回停止狀態。


接收 PHY 應向接收端協議標記 ULP 狀態的出現。在此狀態下,線路處於 ULP 狀態(LP-00)。超低功耗狀態通過一個長度為 Twakeup 的 Mark-1 TX-ULPS-Exit 狀態退出,隨後進入停止狀態。附錄 A 描述了一個退出程序的示例,該程序允許控制在 Mark-1 TX-ULPS-Exit 狀態中花費的時間長度。


圖 23 時鐘通道超低功耗狀態機


表 13 時鐘巷超低功耗狀態狀態機描述
   線條狀態  退出狀態  退出條件
TX-Stop  傳輸 LP-11 TX-ULPS-Rqst

根據超低功耗狀態的協議要求
On request of Protocol for Ultra-Low Power State| On request of Protocol | | :--- | | for Ultra-Low Power | | State |
TX-ULPS-Rqst  傳輸 LP-10 TX-ULPS

結束計時區間 TLPX
End of timed interval TLPX| End of timed interval | | :--- | | TLPX |
State Line Condition/State Exit State Exit Conditions TX-Stop Transmit LP-11 TX-ULPS-Rqst "On request of Protocol for Ultra-Low Power State" TX-ULPS-Rqst Transmit LP-10 TX-ULPS "End of timed interval TLPX"| State | Line Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | TX-Stop | Transmit LP-11 | TX-ULPS-Rqst | On request of Protocol <br> for Ultra-Low Power <br> State | | TX-ULPS-Rqst | Transmit LP-10 | TX-ULPS | End of timed interval <br> TLPX |
   線條狀態  退出狀態  退出條件
TX-ULPS  傳輸 LP-00 TX-ULPS-Exit

應協議要求離開超低功耗狀態
On request of Protocol to leave Ultra-Low Power State| On request of Protocol | | :--- | | to leave Ultra-Low | | Power State |
TX-ULPS-Exit  傳輸 LP-10 TX-Stop

結束計時間隔 TwakEuP
End of timed interval TwakEuP| End of timed interval | | :--- | | TwakEuP |
RX-Stop  接收 LP-11 RX-ULPS-Rqst
線路過渡到 LP-10
RX-ULPS-Rqst  接收 LP-10 RX-ULPS
線路過渡到 LP-00
RX-ULPS  接收 LP-00 RX-ULPS-Exit
線路過渡到 LP-10
RX-ULPS-Exit  接收 LP-10 RX-Stop
線路過渡到 LP-11
State Line Condition/State Exit State Exit Conditions TX-ULPS Transmit LP-00 TX-ULPS-Exit "On request of Protocol to leave Ultra-Low Power State" TX-ULPS-Exit Transmit LP-10 TX-Stop "End of timed interval TwakEuP" RX-Stop Receive LP-11 RX-ULPS-Rqst Line transition to LP-10 RX-ULPS-Rqst Receive LP-10 RX-ULPS Line transition to LP-00 RX-ULPS Receive LP-00 RX-ULPS-Exit Line transition to LP-10 RX-ULPS-Exit Receive LP-10 RX-Stop Line transition to LP-11| State | Line Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | TX-ULPS | Transmit LP-00 | TX-ULPS-Exit | On request of Protocol <br> to leave Ultra-Low <br> Power State | | TX-ULPS-Exit | Transmit LP-10 | TX-Stop | End of timed interval <br> TwakEuP | | RX-Stop | Receive LP-11 | RX-ULPS-Rqst | Line transition to LP-10 | | RX-ULPS-Rqst | Receive LP-10 | RX-ULPS | Line transition to LP-00 | | RX-ULPS | Receive LP-00 | RX-ULPS-Exit | Line transition to LP-10 | | RX-ULPS-Exit | Receive LP-10 | RX-Stop | Line transition to LP-11 |
 注意:

在高速數據傳輸期間,停止狀態(TX-Stop,RX-Stop)具有多個有效的退出狀態。


6.9 全球操作時間參數


表 14 列出了本節中使用的所有定時參數的範圍。表中的值假設 UI 變化在 Δ UI Δ UI DeltaUI\Delta \mathrm{UI} 定義的範圍內(見表 30)。

發射器應支持表 14 中定義的所有發射器特定時間參數。


接收器應支持表 14 中定義的所有接收器特定的時間參數。


另請注意,雖然並非為每個發射器特定參數定義對應的接收器容差,但接收器也應支持接收表 14 中所有發射器特定時序參數的所有允許符合值,對於所有 HS UI 值,直到並包括接收器數據表中指定的最大支持 HS 時鐘速率。


表 14 全球操作時間參數

 參數  描述 Min Typ Max  單位  筆記
Tclk-miss
接收器檢測到時鐘轉換缺失並禁用時鐘通道 HS-RX 的超時。
60 ns 1,6,8
Tclk-Post
發射器在最後一個相關數據通道轉換到低功耗模式後繼續發送 HS 時鐘的時間。間隔定義為從 T HS-trall T HS-trall  T_("HS-trall ")T_{\text {HS-trall }} 結束到 Tclk-trall 開始的時間段。
60 ns + 52*UI ns 5
Tclu-pre
在任何相關數據通道開始從 LP 模式過渡到 HS 模式之前,HS 時鐘應由發射器驅動的時間。
8 UI 5
Tclk-prepare
發射器驅動時鐘通道 LP-00 線狀態在開始 HS 傳輸之前的 HS-0 線狀態。
38 95 ns 5
Tclk-settle
在 Tclk-prepare 開始時,HS 接收器應忽略任何時鐘通道 HS 轉換的時間間隔。
95 300 ns 6, 7
Tclk-term-en
時鐘通道接收器啟用 HS 線終端的時間,從 Dn 跨越 VIL,max 的時間點開始。
Time for Dn to reach
Vterm-en
Time for Dn to reach Vterm-en| Time for Dn to reach | | :--- | | Vterm-en |
38 ns 6
Tclk-trall
在高速度傳輸突發的最後有效載荷時鐘位元之後,發射器驅動 HS-0 狀態的時間。
60 ns 5
Tclk-Prepare + Tclk-Zero
Tclk-PREPARE + 發射器在啟動時鐘之前驅動 HS-0 狀態的時間。
300 ns 5
Td-TERM-EN
數據通道接收器啟用 HS 線終端的時間,從 Dn 越過 V I L , M A X V I L , M A X V_(IL,MAX)V_{I L, M A X} 的時刻開始。

Dn 到達 V term-en V term-en  V_("term-en ")V_{\text {term-en }} 的時間
35 ns +4 * U 6
Teot
T HS-TRAIL T HS-TRAIL  T_("HS-TRAIL ")\mathrm{T}_{\text {HS-TRAIL }} T CLK-TRALL T CLK-TRALL  T_("CLK-TRALL ")\mathrm{T}_{\text {CLK-TRALL }} 開始到 HS 突發後 LP-11 狀態開始的傳輸時間間隔。
105 ns + n12UI 3,5
THS-EXIT
發射器在高頻脈衝後驅動 LP-11 的時間。
100 ns 5
Parameter Description Min Typ Max Unit Notes Tclk-miss Timeout for receiver to detect absence of Clock transitions and disable the Clock Lane HS-RX. 60 ns 1,6,8 Tclk-Post Time that the transmitter continues to send HS clock after the last associated Data Lane has transitioned to LP Mode. Interval is defined as the period from the end of T_("HS-trall ") to the beginning of Tclk-trall. 60 ns + 52*UI ns 5 Tclu-pre Time that the HS clock shall be driven by the transmitter prior to any associated Data Lane beginning the transition from LP to HS mode. 8 UI 5 Tclk-prepare Time that the transmitter drives the Clock Lane LP-00 Line state immediately before the HS-0 Line state starting the HS transmission. 38 95 ns 5 Tclk-settle Time interval during which the HS receiver should ignore any Clock Lane HS transitions, starting from the beginning of Tclk-prepare. 95 300 ns 6, 7 Tclk-term-en Time for the Clock Lane receiver to enable the HS line termination, starting from the time point when Dn crosses VIL,max. "Time for Dn to reach Vterm-en" 38 ns 6 Tclk-trall Time that the transmitter drives the HS-0 state after the last payload clock bit of a HS transmission burst. 60 ns 5 Tclk-Prepare + Tclk-Zero Tclk-PREPARE + time that the transmitter drives the HS-0 state prior to starting the Clock. 300 ns 5 Td-TERM-EN Time for the Data Lane receiver to enable the HS line termination, starting from the time point when Dn crosses V_(IL,MAX). Time for Dn to reach V_("term-en ") 35 ns +4 * U 6 Teot Transmitted time interval from the start of T_("HS-TRAIL ") or T_("CLK-TRALL "), to the start of the LP-11 state following a HS burst. 105 ns + n12UI 3,5 THS-EXIT Time that the transmitter drives LP-11 following a HS burst. 100 ns 5| Parameter | Description | Min | Typ | Max | Unit | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | Tclk-miss | Timeout for receiver to detect absence of Clock transitions and disable the Clock Lane HS-RX. | | | 60 | ns | 1,6,8 | | Tclk-Post | Time that the transmitter continues to send HS clock after the last associated Data Lane has transitioned to LP Mode. Interval is defined as the period from the end of $T_{\text {HS-trall }}$ to the beginning of Tclk-trall. | 60 ns + 52*UI | | | ns | 5 | | Tclu-pre | Time that the HS clock shall be driven by the transmitter prior to any associated Data Lane beginning the transition from LP to HS mode. | 8 | | | UI | 5 | | Tclk-prepare | Time that the transmitter drives the Clock Lane LP-00 Line state immediately before the HS-0 Line state starting the HS transmission. | 38 | | 95 | ns | 5 | | Tclk-settle | Time interval during which the HS receiver should ignore any Clock Lane HS transitions, starting from the beginning of Tclk-prepare. | 95 | | 300 | ns | 6, 7 | | Tclk-term-en | Time for the Clock Lane receiver to enable the HS line termination, starting from the time point when Dn crosses VIL,max. | Time for Dn to reach <br> Vterm-en | | 38 | ns | 6 | | Tclk-trall | Time that the transmitter drives the HS-0 state after the last payload clock bit of a HS transmission burst. | 60 | | | ns | 5 | | Tclk-Prepare + Tclk-Zero | Tclk-PREPARE + time that the transmitter drives the HS-0 state prior to starting the Clock. | 300 | | | ns | 5 | | Td-TERM-EN | Time for the Data Lane receiver to enable the HS line termination, starting from the time point when Dn crosses $V_{I L, M A X}$. | Time for Dn to reach $V_{\text {term-en }}$ | | 35 ns +4 * U | | 6 | | Teot | Transmitted time interval from the start of $\mathrm{T}_{\text {HS-TRAIL }}$ or $\mathrm{T}_{\text {CLK-TRALL }}$, to the start of the LP-11 state following a HS burst. | | | 105 ns + n*12*UI | | 3,5 | | THS-EXIT | Time that the transmitter drives LP-11 following a HS burst. | 100 | | | ns | 5 |
 參數  描述 Min Typ Max  單位  筆記
Ths-Prepare
發射器驅動數據通道 LP-00 的時間狀態,立即在 HS 傳輸開始前的 HS-0 線狀態
40 ns + 4 40 ns + 4 40ns+440 \mathrm{~ns}+4 * Ul 85 ns + 6* UI ns 5
Ths-PRepare + Ths-zero
ThS-PREPARE + 發射器在傳輸同步序列之前驅動 HS-0 狀態的時間。
145 ns + 10*UI ns 5
Ths-settle

在 ThS-PRepare 開始時,HS 接收器應忽略任何數據通道 HS 過渡的時間間隔。HS 接收器應忽略在最小值之前的任何數據通道過渡,並且 HS 接收器應對在最大值之後的任何數據通道過渡作出響應。
Time interval during which the HS receiver shall ignore any Data Lane HS transitions, starting from the beginning of ThS-PRepare. The HS receiver shall ignore any Data Lane transitions before the minimum value, and the HS receiver shall respond to any Data Lane transitions after the maximum value.| Time interval during which the HS receiver shall ignore any Data Lane HS transitions, starting from the beginning of ThS-PRepare. | | :--- | | The HS receiver shall ignore any Data Lane transitions before the minimum value, and the HS receiver shall respond to any Data Lane transitions after the maximum value. |
85 ns + 6 85 ns + 6 85ns+685 \mathrm{~ns}+6 * Ul 145 ns + 10*UI ns 6
THS-SKIP
在 HS 突發之後,HS-RX 應忽略數據通道上的任何過渡的時間間隔。該間隔的終點定義為 HS 突發後 LP-11 狀態的開始。
40 55 ns +4 * Ul ns 6
Ths-trall
在高速度傳輸突發的最後有效載荷數據位之後,發射器驅動翻轉差分狀態的時間
max ( n 8 UI , 60 ns + n 4 UI ) max n 8 UI , 60 ns + n 4 UI {:[max(n**8^(**)UI,:}],[{: 60(ns)+n^(**)4**UI)]:}\begin{gathered} \max \left(\mathrm{n*} 8^{*} \mathrm{UI},\right. \\ \left.60 \mathrm{~ns}+\mathrm{n}^{*} 4 * \mathrm{UI}\right) \end{gathered} ns 2,3,5
Tinit  請參閱第 6.11 節。 100  美國 5
TLPX
任何低功耗狀態期間的傳輸長度
50 ns 4,5
Ratio TLPX
LPX(MASTER) 比例 T T LPX(SLAVE) between Master and Slave side T LPX(SLAVE)   between Master and Slave side  ^("T "T_("LPX(SLAVE) ")" between Master and Slave side ")^{\text {T } T_{\text {LPX(SLAVE) }} \text { between Master and Slave side }}
2/3 3/2
Tta-get
在鏈路轉換期間,新的發射器在接受控制後驅動橋接狀態(LP-00)的時間。
5*TLPX ns 5
Tta-go
發射器在鏈路回轉期間驅動橋接狀態(LP-00)後釋放控制的時間。
4*TLPX ns 5
Tta-sure
在連接轉換期間,新發射器在 LP-10 狀態後等待的時間,然後再發送橋接狀態(LP-00)。
TLPX 2*TLPX ns 5
Twakeup
發射器在進入停止狀態之前驅動 Mark-1 狀態的時間,以便啟動從 ULPS 的退出。
1 ms 5
Parameter Description Min Typ Max Unit Notes Ths-Prepare Time that the transmitter drives the Data Lane LP-00 Line state immediately before the HS-0 Line state starting the HS transmission 40ns+4 * Ul 85 ns + 6* UI ns 5 Ths-PRepare + Ths-zero ThS-PREPARE + time that the transmitter drives the HS-0 state prior to transmitting the Sync sequence. 145 ns + 10*UI ns 5 Ths-settle "Time interval during which the HS receiver shall ignore any Data Lane HS transitions, starting from the beginning of ThS-PRepare. The HS receiver shall ignore any Data Lane transitions before the minimum value, and the HS receiver shall respond to any Data Lane transitions after the maximum value." 85ns+6 * Ul 145 ns + 10*UI ns 6 THS-SKIP Time interval during which the HS-RX should ignore any transitions on the Data Lane, following a HS burst. The end point of the interval is defined as the beginning of the LP-11 state following the HS burst. 40 55 ns +4 * Ul ns 6 Ths-trall Time that the transmitter drives the flipped differential state after last payload data bit of a HS transmission burst "max(n**8^(**)UI,:} {: 60(ns)+n^(**)4**UI)" ns 2,3,5 Tinit See Section 6.11. 100 us 5 TLPX Transmitted length of any Low-Power state period 50 ns 4,5 Ratio TLPX Ratio of LPX(MASTER) ^("T "T_("LPX(SLAVE) ")" between Master and Slave side ") 2/3 3/2 Tta-get Time that the new transmitter drives the Bridge state (LP-00) after accepting control during a Link Turnaround. 5*TLPX ns 5 Tta-go Time that the transmitter drives the Bridge state (LP-00) before releasing control during a Link Turnaround. 4*TLPX ns 5 Tta-sure Time that the new transmitter waits after the LP-10 state before transmitting the Bridge state (LP-00) during a Link Turnaround. TLPX 2*TLPX ns 5 Twakeup Time that a transmitter drives a Mark-1 state prior to a Stop state in order to initiate an exit from ULPS. 1 ms 5| Parameter | Description | Min | Typ | Max | Unit | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | Ths-Prepare | Time that the transmitter drives the Data Lane LP-00 Line state immediately before the HS-0 Line state starting the HS transmission | $40 \mathrm{~ns}+4$ * Ul | | 85 ns + 6* UI | ns | 5 | | Ths-PRepare + Ths-zero | ThS-PREPARE + time that the transmitter drives the HS-0 state prior to transmitting the Sync sequence. | 145 ns + 10*UI | | | ns | 5 | | Ths-settle | Time interval during which the HS receiver shall ignore any Data Lane HS transitions, starting from the beginning of ThS-PRepare. <br> The HS receiver shall ignore any Data Lane transitions before the minimum value, and the HS receiver shall respond to any Data Lane transitions after the maximum value. | $85 \mathrm{~ns}+6$ * Ul | | 145 ns + 10*UI | ns | 6 | | THS-SKIP | Time interval during which the HS-RX should ignore any transitions on the Data Lane, following a HS burst. The end point of the interval is defined as the beginning of the LP-11 state following the HS burst. | 40 | | 55 ns +4 * Ul | ns | 6 | | Ths-trall | Time that the transmitter drives the flipped differential state after last payload data bit of a HS transmission burst | $\begin{gathered} \max \left(\mathrm{n*} 8^{*} \mathrm{UI},\right. \\ \left.60 \mathrm{~ns}+\mathrm{n}^{*} 4 * \mathrm{UI}\right) \end{gathered}$ | | | ns | 2,3,5 | | Tinit | See Section 6.11. | 100 | | | us | 5 | | TLPX | Transmitted length of any Low-Power state period | 50 | | | ns | 4,5 | | Ratio TLPX | Ratio of LPX(MASTER) $^{\text {T } T_{\text {LPX(SLAVE) }} \text { between Master and Slave side }}$ | 2/3 | | 3/2 | | | | Tta-get | Time that the new transmitter drives the Bridge state (LP-00) after accepting control during a Link Turnaround. | 5*TLPX | | | ns | 5 | | Tta-go | Time that the transmitter drives the Bridge state (LP-00) before releasing control during a Link Turnaround. | 4*TLPX | | | ns | 5 | | Tta-sure | Time that the new transmitter waits after the LP-10 state before transmitting the Bridge state (LP-00) during a Link Turnaround. | TLPX | | 2*TLPX | ns | 5 | | Twakeup | Time that a transmitter drives a Mark-1 state prior to a Stop state in order to initiate an exit from ULPS. | 1 | | | ms | 5 |

 注意:


  1. 最小值取決於比特率。實現應確保在所有支持的比特率下正常運行。

  2. 如果 a > b a > b a > ba>b max ( a , b ) = a max ( a , b ) = a max(a,b)=a\max (a, b)=a 否則 max ( a , b ) = b max ( a , b ) = b max(a,b)=b\max (a, b)=b
  3. Where n = 1 n = 1 n=1n=1 for Forward-direction HS mode and n = 4 n = 4 n=4n=4 for Reverse-direction HS mode.

  4. T L P X T L P X T_(LPX)T_{L P X} 是一個內部狀態機定時參考。由於上升和下降時間不對稱,外部測量的值可能與規定值略有不同。

  5. 發射器特定參數。

  6. 接收器特定參數。

  7. 所述的數值被視為資訊性指導方針,而非規範性要求,因為在典型應用中此參數是無法測試的。

  8. 在 HS 測試模式下,應使用 TCIk-Miss 參數重新初始化模式檢查器。該設備僅應在第 12 章中描述的情況下退出 HS 測試模式。


6.10 系統電源狀態

   進入條件  退出狀態  退出條件  行級別
 主控關閉  關機  主控初始化  升級

任何 LP 級別,除了停止狀態,持續時間超過 100 微秒
Any LP level except Stop States for periods >100us| Any LP level | | :--- | | except Stop States | | for periods >100us |
 主控初始化

啟動或協議請求
Power-up or Protocol request| Power-up or | | :--- | | Protocol request |
TX-Stop

根據協議,第一停止狀態的持續時間長於 TinIT,MASTER
A First Stop state for a period longer than TinIT,MASTER as specified by the Protocol| A First Stop state | | :--- | | for a period longer | | than TinIT,MASTER as | | specified by the | | Protocol |

任何以長初始化停止狀態結束的 LP 信號序列
Any LP signaling sequence that ends with a long Initialization Stop state| Any LP signaling | | :--- | | sequence that | | ends with a long | | Initialization Stop | | state |
 關閉從屬  關機  任何 LP 狀態  升級  任何
Slave Init

啟動或協議請求
Power-up or Protocol request| Power-up or | | :--- | | Protocol request |
RX-Stop

根據協議,在輸入端觀察停止狀態的時間為 TinIT,SLAVE
Observe Stop state at the inputs for a period TinIT,SLAVE as specified by the Protocol| Observe Stop state | | :--- | | at the inputs for a | | period TinIT,SLAVE as | | specified by the | | Protocol |

任何以第一個長初始化停止期間結束的 LP 信號序列
Any LP signaling sequence which ends with the first long Initialization Stop period| Any LP signaling | | :--- | | sequence which | | ends with the first | | long Initialization | | Stop period |
State Entry Conditions Exit State Exit Conditions Line Levels Master Off Power-down Master Initialization Power-up "Any LP level except Stop States for periods >100us" Master Init "Power-up or Protocol request" TX-Stop "A First Stop state for a period longer than TinIT,MASTER as specified by the Protocol" "Any LP signaling sequence that ends with a long Initialization Stop state" Slave Off Power-down Any LP state Power-up Any Slave Init "Power-up or Protocol request" RX-Stop "Observe Stop state at the inputs for a period TinIT,SLAVE as specified by the Protocol" "Any LP signaling sequence which ends with the first long Initialization Stop period"| State | Entry Conditions | Exit State | Exit Conditions | Line Levels | | :--- | :--- | :--- | :--- | :--- | | Master Off | Power-down | Master Initialization | Power-up | Any LP level <br> except Stop States <br> for periods >100us | | Master Init | Power-up or <br> Protocol request | TX-Stop | A First Stop state <br> for a period longer <br> than TinIT,MASTER as <br> specified by the <br> Protocol | Any LP signaling <br> sequence that <br> ends with a long <br> Initialization Stop <br> state | | Slave Off | Power-down | Any LP state | Power-up | Any | | Slave Init | Power-up or <br> Protocol request | RX-Stop | Observe Stop state <br> at the inputs for a <br> period TinIT,SLAVE as <br> specified by the <br> Protocol | Any LP signaling <br> sequence which <br> ends with the first <br> long Initialization <br> Stop period |

 6.12 校準


每個啟用並供電的 PHY 配置中的通道,可能有三種不同的功耗水平:高速傳輸模式、低功耗模式和超低功耗狀態。關於超低功耗狀態的詳細信息,請參見第 6.6.3 節和第 6.8 節。這些模式之間的轉換應由 PHY 處理。

 6.11 初始化


在上電後,從屬端的 PHY 應在主控 PHY 驅動停止狀態(LP-11)持續時間超過 T INIT T INIT  T_("INIT ")\mathrm{T}_{\text {INIT }} 時進行初始化。第一次超過指定 T INIT T INIT  T_("INIT ")\mathrm{T}_{\text {INIT }} 的停止狀態稱為初始化期間。主控 PHY 本身應由系統或協議輸入信號(PPI)進行初始化。主控端應確保在主控端初始化之前,線路上不會出現持續時間超過 T INIT T INIT  T_("INIT ")\mathrm{T}_{\text {INIT }} 的停止狀態。在初始化期間之前,從屬端應忽略所有線路狀態,該間隔的長度未指定。在多通道配置中,所有通道應同時初始化。

請注意, T INIT T INIT  T_("INIT ")\mathrm{T}_{\text {INIT }} 被視為協議依賴的參數,因此 T INIT,MASTER T INIT,MASTER  T_("INIT,MASTER ")\mathrm{T}_{\text {INIT,MASTER }} T INIT,SlaVe T INIT,SlaVe  T_("INIT,SlaVe ")\mathrm{T}_{\text {INIT,SlaVe }} (發射器和接收器初始化停止狀態長度)的具體要求由協議層規範定義,並不在本文件的範疇內。然而,DPHY 規範確實對 T INIT,MASTER T INIT,MASTER  T_("INIT,MASTER ")T_{\text {INIT,MASTER }} T INIT,SLAVE T INIT,SLAVE  T_("INIT,SLAVE ")\mathrm{T}_{\text {INIT,SLAVE }} 的長度設置了最小限制,這兩者的長度不得少於 100 μ s 100 μ s 100 mus100 \mu \mathrm{~s} 。使用 D-PHY 規範的協議層規範可以指定任何大於此限制的值,例如 T INIT,MASTER 1 ms T INIT,MASTER  1 ms T_("INIT,MASTER ") >= 1ms\mathrm{T}_{\text {INIT,MASTER }} \geq 1 \mathrm{~ms} T INIT,SLAVE = 500 T INIT,SLAVE  = 500 T_("INIT,SLAVE ")=500\mathrm{T}_{\text {INIT,SLAVE }}=500 800 μ s 800 μ s 800 mus800 \mu \mathrm{~s}

表 15 初始化狀態

接收器去偏移應由發射器啟動,以支持超過 1.5 Gbps 的被測設備。發射器應發送特殊的去偏移突發,如圖 24 所示。在超過 1.5 Gbps 或更改為任何超過 1.5 Gbps 的速率時,應在正常操作中的高速數據傳輸之前傳輸初始去偏移序列。在 1.5 Gbps 或以下的操作中,初始去偏移序列的傳輸是可選的。無論數據速率如何,定期去偏移都是可選的。


在更改狀態時,例如從 ULPS 到 HS,任何去偏移序列的傳輸都是可選的,前提是 HS 操作以先前已傳輸初始去偏移序列的速率恢復。



A. HS 同步序列用於 HS 偏差校準 (‘11111111_11111111’)


B. 與時鐘通道相同(‘01010101’)


rarr\rightarrow 在接收端執行 HS 偏斜校準


C. HS 同步序列正常 HS 模式(‘00011101’)


D. HS 貨載數據

圖 24 高速數據傳輸中的偏斜校準


圖 24 高速數據傳輸中的偏斜校準


發射器去偏移突發應使用由全為 1 的同步模式組成,持續時間為 16 UI。在發送同步模式後,載荷應為時鐘模式 ( 01010101 01010101 01010101 dots01010101 \ldots ),初始去偏移校準的最小持續時間為 2 15 2 15 2^(15)2^{15} UI,定期校準的最小持續時間為 2 10 2 10 2^(10)2^{10} UI。請參見圖 25 和圖 26。


正常模式下的高速數據傳輸


高速斜率校準


圖 25 正常模式與偏斜校準

正常模式下的高速數據傳輸


高速斜率校準


圖 26 正常模式與偏斜校準(放大)


接收器應檢測去斜同步模式並在檢測到後啟動去斜校準。發射器去斜序列傳輸應在所有活動通道上同時在發射器配置控制下啟動。傳輸開始序列在表 16 中描述,傳輸結束序列在表 17 中描述。

表 16 偏移校準序列開始
 TX 端  RX 端

驅動器停止狀態 (LP-11)
 觀察停止狀態

驅動 HS-Rqst 狀態 (LP-01) 於時間 TLPX

觀察從 LP-11 到 LP-01 的過渡情況
TX Side RX Side Drives stop state (LP-11) Observes stop state Drives HS-Rqst state (LP-01) for time TLPX Observes transition from LP-11 to LP-01 on the lines| TX Side | RX Side | | :--- | :--- | | Drives stop state (LP-11) | Observes stop state | | Drives HS-Rqst state (LP-01) for time TLPX | Observes transition from LP-11 to LP-01 on the lines |
 TX 端  RX 端

驅動橋接狀態 (LP-00) 以時間 THS-PREPARE

觀察從 LP-01 到 LP-00 的轉換,並在時間 TD-TERMEN ^(∣)^{\mid} 之後啟用線路終止
Observes transition from LP-01 to LP-00 on the lines, and enables line termination after time TD-TERMEN ^(∣)| Observes transition from LP-01 to LP-00 on the | | :--- | | lines, and enables line termination after time | | TD-TERMEN $^{\mid}$ |

同時啟用高速驅動程式並禁用低功耗驅動程式
Simultaneously enables high-speed driver and disables low-power drivers| Simultaneously enables high-speed driver and | | :--- | | disables low-power drivers |

驅動器 HS-0 持續時間 THS-ZERO

啟用 HS-RX 並等待計時器 THs-SETTLE 到期,以忽略過渡效應
Enables HS-RX and waits for timer THs-SETTLE to expire in order to neglect transition effects| Enables HS-RX and waits for timer THs-SETTLE to | | :--- | | expire in order to neglect transition effects |

開始尋找領導序列

插入高速度同步序列以進行高速偏移校準:'11111111_11111111',從上升時鐘邊緣開始
Inserts the high-speed sync sequence for high- speed skew-calibration: '11111111_11111111' beginning on a rising clock edge| Inserts the high-speed sync sequence for high- | | :--- | | speed skew-calibration: '11111111_11111111' | | beginning on a rising clock edge |

在識別到領導序列時進行同步:'1111_1111'
Synchronizes upon recognition of leader sequence: '1111_1111'| Synchronizes upon recognition of leader sequence: | | :--- | | '1111_1111' |

接收 '01010101' 數據
Receives '01010101' data| Receives '01010101' data | | :--- |

繼續傳輸與時鐘通道相同的高速數據:'01010101'
Continues to transmit high speed data that is the same as the clock lane: '01010101'| Continues to transmit high speed data that is the | | :--- | | same as the clock lane: '01010101' |

在時鐘和數據通道之間進行高速傾斜校準
Performs high-speed skew-calibration between clock and data lanes| Performs high-speed skew-calibration between clock | | :--- | | and data lanes |

完成時鐘和數據通道之間的高速斜率校準
Finishes high-speed skew-calibration between clock and data lanes| Finishes high-speed skew-calibration between clock | | :--- | | and data lanes |
TX Side RX Side Drives bridge state (LP-00) for time THS-PREPARE "Observes transition from LP-01 to LP-00 on the lines, and enables line termination after time TD-TERMEN ^(∣)" "Simultaneously enables high-speed driver and disables low-power drivers" Drives HS-0 for a time THS-ZERO "Enables HS-RX and waits for timer THs-SETTLE to expire in order to neglect transition effects" Starts looking for leader sequence "Inserts the high-speed sync sequence for high- speed skew-calibration: '11111111_11111111' beginning on a rising clock edge" "Synchronizes upon recognition of leader sequence: '1111_1111'" "Receives '01010101' data" "Continues to transmit high speed data that is the same as the clock lane: '01010101'" "Performs high-speed skew-calibration between clock and data lanes" "Finishes high-speed skew-calibration between clock and data lanes" | TX Side | RX Side | | :--- | :--- | | Drives bridge state (LP-00) for time THS-PREPARE | Observes transition from LP-01 to LP-00 on the <br> lines, and enables line termination after time <br> TD-TERMEN $^{\mid}$ | | Simultaneously enables high-speed driver and <br> disables low-power drivers | | | Drives HS-0 for a time THS-ZERO | Enables HS-RX and waits for timer THs-SETTLE to <br> expire in order to neglect transition effects | | | Starts looking for leader sequence | | Inserts the high-speed sync sequence for high- <br> speed skew-calibration: '11111111_11111111' <br> beginning on a rising clock edge | Synchronizes upon recognition of leader sequence: <br> '1111_1111' | | | Receives '01010101' data | | Continues to transmit high speed data that is the <br> same as the clock lane: '01010101' | Performs high-speed skew-calibration between clock <br> and data lanes | | | Finishes high-speed skew-calibration between clock <br> and data lanes | | | |

表 17 偏斜校準序列
 TX 端  RX 端

完成傳輸 '01010101' 數據

接收 '01010101' 數據

在最後一個有效負載數據位之後立即切換差分狀態,並保持該狀態一段時間 THS-TRAIL {f03c6eb09-97e3-4aa5-a372-4bbf76546346} 停止狀態 (LP-11) 一段時間 THS-EXIT 檢測從 LP-00 狀態離開並進入停止狀態 (LP-11) 的線路,並禁用終止

忽略最後一個時期的 THS-SKIP 位元以隱藏過渡效果
Neglects bits of last period THS-SKIP to hide transition effects| Neglects bits of last period THS-SKIP to hide transition | | :--- | | effects |

檢測有效數據的最後過渡,確定最後有效數據字節並跳過尾部序列
Detects last transition of valid data, determines last valid data byte and skip trailer sequence| Detects last transition of valid data, determines last | | :--- | | valid data byte and skip trailer sequence |

開始尋找領導序列
TX Side RX Side Completes transmission of '01010101' data Receives '01010101' data "Toggles differential state immediately after last payload data bit and holds that state for a time THS-TRAIL {f03c6eb09-97e3-4aa5-a372-4bbf76546346}the stop state (LP-11) for a time THS-EXIT""Detects the lines leaving LP-00 state and entering the stop state (LP-11), and disables termination" "Neglects bits of last period THS-SKIP to hide transition effects" "Detects last transition of valid data, determines last valid data byte and skip trailer sequence" Starts looking for leader sequence| TX Side | RX Side | | :--- | :--- | | Completes transmission of '01010101' data | Receives '01010101' data | | Toggles differential state immediately after last <br> payload data bit and holds that state for a time <br> THS-TRAIL {f03c6eb09-97e3-4aa5-a372-4bbf76546346}the stop state (LP-11) for a time THS-EXITDetects the lines leaving LP-00 state and entering <br> the stop state (LP-11), and disables termination | | | | Neglects bits of last period THS-SKIP to hide transition <br> effects | | | Detects last transition of valid data, determines last <br> valid data byte and skip trailer sequence | | | Starts looking for leader sequence |

 注意:


在偏斜校準期間,RX 端的高速偏斜校準必須完成。TX 端並不知道 RX 端已完成校準。

631 TsKewcal 最大值在初始校準時為 100 μ sec 100 μ sec 100 musec100 \mu \mathrm{sec} ,在定期校準時為 10 μ sec 10 μ sec 10 musec10 \mu \mathrm{sec}


632 時間參數顯示在表 18 中。

表 18 偏斜校準時間參數
 參數  描述 Min Typ Max  單位  筆記
TSKEWCAL_SYNC

發射器驅動偏移校準同步模式的時間,FFFFH
Time that the transmitter drives the skew- calibration sync pattern, FFFFH| Time that the transmitter drives the skew- | | :--- | | calibration sync pattern, FFFFH |
16 UI
TSKEWCAL

發射器在初始偏斜校準模式下驅動偏斜校準模式的時間
Time that the transmitter drives the skew- calibration pattern in the initial skew- calibration mode| Time that the transmitter drives the skew- | | :--- | | calibration pattern in the initial skew- | | calibration mode |
100 μ s μ s mus\mu \mathrm{~s}
2 15 2 15 2^(15)2^{15} UI
TSKEWCAL
TSKEWCAL| TSKEWCAL | | :--- |

發射器在周期性偏斜校準模式下驅動偏斜校準模式的時間
Time that the transmitter drives the skew- calibration pattern in the periodic skew- calibration mode| Time that the transmitter drives the skew- | | :--- | | calibration pattern in the periodic skew- | | calibration mode |
10 μ s μ s mus\mu \mathrm{~s}
UI
Parameter Description Min Typ Max Unit Notes TSKEWCAL_SYNC "Time that the transmitter drives the skew- calibration sync pattern, FFFFH" 16 UI TSKEWCAL "Time that the transmitter drives the skew- calibration pattern in the initial skew- calibration mode" 100 mus 2^(15) UI "TSKEWCAL" "Time that the transmitter drives the skew- calibration pattern in the periodic skew- calibration mode" 10 mus UI | Parameter | Description | Min | Typ | Max | Unit | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | TSKEWCAL_SYNC | Time that the transmitter drives the skew- <br> calibration sync pattern, FFFFH | | 16 | | UI | | | TSKEWCAL | Time that the transmitter drives the skew- <br> calibration pattern in the initial skew- <br> calibration mode | | | 100 | $\mu \mathrm{~s}$ | | | | $2^{15}$ | | | UI | | | | TSKEWCAL | Time that the transmitter drives the skew- <br> calibration pattern in the periodic skew- <br> calibration mode | | | 10 | $\mu \mathrm{~s}$ | | | | | | | UI | | |

對於定期的去斜校準,發射器應在發送去斜序列之前完成當前的突發。

  1. 在接收器去斜校準期間,接收器的輸入端存在抖動信號。接收器去斜區塊應在活動模式下正常運作,並使用擴頻時鐘。定期去斜的目的是對初始去斜序列所建立的去斜進行微調。

  2. 作為一個轉發時鐘鏈路,抖動頻譜內容應保持在以下範圍內:

最小抖動頻率應計算為 (data_rate[b/s])/20。

 範例值:
  • 225 MHz at 4.5 Gb / s 4.5 Gb / s 4.5Gb//s4.5 \mathrm{~Gb} / \mathrm{s},
  • 125 MHz at 2.5 Gb / s 2.5 Gb / s 2.5Gb//s2.5 \mathrm{~Gb} / \mathrm{s}
  • 75 MHz at 1.5 Gb / s 1.5 Gb / s 1.5Gb//s1.5 \mathrm{~Gb} / \mathrm{s}

最大抖動頻率應計算為 (data_rate[b/s])/2。


6.13 全球操作流程圖


所有先前描述的操作方面,無論是包括還是排除可選部件,都包含在通道模塊中。圖 27 顯示了數據通道模塊的操作流程圖。在 TX 和 RX 中可以區分出四個主要過程:高速傳輸、逃逸模式、回轉和初始化。


圖 27 數據通道模塊狀態圖


圖 28 顯示了時鐘通道模組的狀態圖。時鐘通道模組有四個主要操作狀態:初始化(持續時間未指定)、低功耗停止狀態、超低功耗狀態和高速時鐘傳輸。該圖還顯示了之前描述的過渡狀態。


圖 28 時鐘通道模組狀態圖


6.14 數據速率依賴參數(資訊性)


D-PHY 的高速數據傳輸速率可以根據特定實現的要求進行編程。SoT 和 EoT 序列之間的任何單獨數據傳輸必須以給定的固定速率進行。然而,在初始化時允許重新編程 D-PHY 高速傳輸的數據速率,或者在 HS 時鐘未運行的情況下,在退出 ULP 狀態之前或在停止狀態下進行。數據速率重新編程的方法不在本文件的範疇內。

本文件中的許多時間參數值被指定為固定時間和特定數量的高速 UI 之和。如果數據速率,因此 UI 值發生變化,則可能需要重新計算這些參數。這些參數及其允許的值列在表 14 中。為了清晰起見,這裡重複了參數名稱和用途。


6.14.1 僅包含 UI 值的參數


T ClK-PRe ClK-PRe  _("ClK-PRe ")_{\text {ClK-PRe }} 是主設備在高速度模式下重新啟動後必須在時鐘通道上發送的最小高速度時鐘週期數,並且在任何數據傳輸開始之前。如果從設備端的特定協議需要的時鐘週期數超過 T CLK-PRE T CLK-PRE  T_("CLK-PRE ")\mathrm{T}_{\text {CLK-PRE }} ,則主設備端的協議應確保這些時鐘週期被傳輸。


6.14.2 包含時間和 UI 值的參數


幾個參數被指定為明確時間和多個 UI 的總和。一般來說,明確時間值是根據在指定驅動電壓和線終止值下,充電和放電互連到其指定值所需的時間得出的。因此,明確時間值不依賴於數據速率。可以想像使用模擬計時器和 HS 時鐘計數器的總和來確保實現滿足這些參數。如果這些明確時間值僅通過計數 HS 時鐘週期來實現,則計數值是數據速率的函數,因此在數據速率變更時必須進行更改。


T D -term-en T D -term-en  T_(D"-term-en ")\mathrm{T}_{\mathrm{D} \text {-term-en }} 是從 Dn 穿越 V IL,MAX. V IL,MAX.  V_("IL,MAX. ")V_{\text {IL,MAX. }} 時開始啟用數據通道接收器線終止的時間


T HS -PREPARE T HS -PREPARE  T_(HS"-PREPARE ")\mathrm{T}_{\mathrm{HS} \text {-PREPARE }} ,是在數據通道上開始 HS 傳輸之前驅動 LP-00 的時間。


T HS-PRepare + T HS-zero,Min T HS-PRepare  + T HS-zero,Min  T_("HS-PRepare ")+T_("HS-zero,Min ")\mathrm{T}_{\text {HS-PRepare }}+\mathrm{T}_{\text {HS-zero,Min }} 是為了開始 HS 傳輸而駕駛 LP-00 的時間總和,加上發送 HS-0 的時間,即在發送 SoT 同步序列之前,打開線路終端並用 HS 驅動器驅動互連的時間。


T HS -TRAIL T HS -TRAIL  T_(HS"-TRAIL ")\mathrm{T}_{\mathrm{HS} \text {-TRAIL }} 是發射器在發送 HS 傳輸突發的最後有效載荷數據位後,必須驅動翻轉的最後數據位的時間。接收器需要這段時間來確定 EoT。


T HS -SKIP T HS -SKIP  T_(HS"-SKIP ")\mathrm{T}_{\mathrm{HS} \text {-SKIP }} 是接收器必須“回退”並跳過數據以忽略 EoT 序列的過渡期的時間。


T CLK-Post,Min T CLK-Post,Min  T_("CLK-Post,Min ")\mathrm{T}_{\text {CLK-Post,Min }} 是發射器在最後一個數據通道轉換到 LP 模式後,繼續發送 HS 時鐘的最小時間。如果特定的接收器實現需要比 T CLK-POST,MIN T CLK-POST,MIN  T_("CLK-POST,MIN ")\mathrm{T}_{\text {CLK-POST,MIN }} 更多的時鐘週期來完成接收,發射器必須提供足夠的時鐘來完成接收。


6.14.3 僅包含時間值的參數


幾個參數僅以明確的時間值指定。如第 6.14.2 節所述,這些明確的時間值通常源自於充電和放電互連所需的時間,因此不依賴於數據速率。可以想像使用模擬計時器或 HS 時鐘計數器來確保實現滿足這些參數。然而,如果這些時間值僅通過計數 HS 時鐘週期來實現,則計數值是數據速率的函數,因此在數據速率變更時必須進行更改。

以下參數僅基於時間值:
  • THS-SKIP,MIN
  • TCLK-MISS,MAX
  • TClk-term-en
  • TClK-Prepare


6.14.4 僅包含不依賴於數據速率的時間值的參數


表 14 中的其餘參數即使在高速時鐘關閉時也必須遵守。這些參數包括低功耗和初始化狀態持續時間以及 LP 信號間隔。雖然這些參數不依賴於 HS 數據速率,但某些 D-PHY 的實現可能需要在數據速率變更時調整這些值。

 6.15 互操作性


表 19 總結了 Tx 的 DPHY 規範版本和 Rx 的 D-PHY 規範版本所有可能組合的整合性和向下相容性。該表顯示了每個可能組合的最大操作速度,並指出了需要進行去偏移初始化的四個組合。例如,D-PHY v2.0 Tx 和 D-PHY v1.2 Rx 在不進行去偏移初始化的情況下,兼容的速度可達 1.5 Gbps,並在使用去偏移初始化的情況下,兼容的速度可達 2.5 Gbps。

表 19 D-PHY 版本整合與向下相容性

 注意:

包含破折號的單元格 ( ^(-)-{ }^{-}- ) 表示不需要進行去斜初始化

 7 故障檢測


有三種不同的機制來檢測連接的故障。總線競爭和錯誤檢測功能包含在 D-PHY 中。這些功能應該能檢測許多典型的故障。然而,某些故障無法在 D-PHY 內部檢測到,並需要協議層面的解決方案。因此,第三種檢測機制是一組特定於應用的看門狗計時器。


7.1 競爭檢測


如果在一條通道中結合了雙向通道模組和單向模組,則僅可使用單向功能。因為在這種情況下,無法從有限功能的物理層一側可靠地控制一個雙向物理模組的附加功能,因此雙向模組的雙向功能應安全禁用。否則在某些情況下可能會發生死鎖,這只能通過系統關機和重新初始化程序來解決。

在正常運作期間,任何時候只有一側的連結應驅動一條通道,除非在某些過渡期間。由於錯誤或系統故障,通道可能會處於不理想的狀態,即通道同時被兩側驅動或根本不被驅動。這種情況最終會導致狀態衝突,稱為競爭。

所有具有 LP 雙向性的通道模組應包括爭用檢測功能,以檢測以下爭用條件:

  • 同一行兩側的模組相互驅動對立的 LP 水平。在這種情況下,線電壓將穩定在 V OL,MIN V OL,MIN  V_("OL,MIN ")\mathrm{V}_{\text {OL,MIN }} V OH , MAx V OH , MAx V_(OH,MAx)\mathrm{V}_{\mathrm{OH}, \mathrm{MAx}} 之間的某個值。因為 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 大於 V IHCD V IHCD V_(IHCD)\mathrm{V}_{\mathrm{IHCD}} ,穩定值將始終高於 V IHCD V IHCD V_(IHCD)\mathrm{V}_{\mathrm{IHCD}} 、低於 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} ,或兩者皆是。請參閱第 8 節。這確保了鏈路的一側,可能是兩側,將檢測到故障狀態。

  • 模組一側驅動 LP 高,而另一側在同一條線上驅動 HS 低。在這種情況下,線電壓將穩定在低於 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 的值。爭用將在傳輸 LP 高的一側被檢測到。

第一個條件可以通過 LP-CD 和 LP-RX 功能的組合來檢測。LP-RX 功能應能夠檢測第二個競爭條件。關於 LP-CD 和 LP-RX 電氣規格的詳細信息可以在第 9 節中找到。除非前一狀態為 TX-ULPS,否則在過渡到新狀態之前應檢查競爭。在 ULPS 中不需要競爭檢測,因為位元週期未定義,且可能沒有時鐘可用。

在檢測到爭議後,協議應採取適當措施來解決情況。


7.2 序列錯誤檢測


如果因任何原因通道信號受到損壞,接收 PHY 可能會檢測到信號序列錯誤。在 PHY 內部檢測到的錯誤可以通過 PPI 傳達給協議。這種錯誤檢測是可選的,但強烈建議使用,因為它增強了可靠性。可以區分以下序列錯誤:
  •  SoT 錯誤
  •  SoT 同步錯誤
  •  EoT 同步錯誤

  • 逃脫進入命令錯誤

  • LP 傳輸同步錯誤
  •  錯誤控制失敗

 7.2.1 SoT 錯誤


高速傳輸開始的領導序列對任何單位錯誤和某些多位錯誤具有容錯能力。因此,同步可能可用,但對有效載荷數據的信心較低。如果發生這種情況,則會指示 SoT 錯誤。


7.2.2 SoT 同步錯誤


如果 SoT 領導者序列以無法預期正確同步的方式損壞,則會顯示 SoT 同步錯誤。


7.2.3 EoT 同步錯誤


當傳輸的最後一位元與位元組邊界不匹配時,會顯示 EoT 同步錯誤。此錯誤僅在檢測到 LP-11 時的 EoT 處理中顯示。


7.2.4 逃脫模式進入命令錯誤


如果接收的通道模組無法識別接收到的逃脫模式進入命令,則會顯示逃脫模式進入命令錯誤。


7.2.5 LP 傳輸同步錯誤


在低功耗數據傳輸程序結束時,如果數據未與字節邊界同步,則會顯示逃逸同步錯誤信號。


7.2.6 錯誤控制錯誤


如果 LP-Rqst (LP-10) 沒有後接有效的逃逸或轉向序列的其餘部分,則表示出現虛假控制錯誤。如果 HS-Rqst (LP-01) 沒有正確後接橋接狀態 (LP-00),也會顯示此錯誤。


7.3 協議看門狗計時器(資訊性)


PHY 無法檢測所有故障情況。因此,需要額外的協議層超時機制,以限制某些模式和狀態的最大持續時間。


7.3.1 HS RX 超時


在 HS RX 模式下,如果在一定時間內未收到 EoT,則協議應該超時。超時期間可以是協議特定的。


7.3.2 HS TX 超時


HS TX 中的最大傳輸長度是有限制的。超時期間是協議特定的。


7.3.3 逃脫模式超時


設備在逃脫模式下可能會超時。超時應大於另一設備的逃脫模式靜音限制。超時期間是協議特定的。


7.3.4 逃脫模式靜音超時


在逃逸模式下,設備可能對 LP TX-00 有一個有限的長度,之後另一個設備可能會超時。超時期間是協議特定的。例如,顯示模組應該有一個逃逸模式靜音限制,之後主處理器可以超時。

 7.3.5 轉換錯誤


轉向程序總是從停止狀態開始。該程序以一系列低功耗狀態開始,並以橋接狀態(LP-00)結束,在此期間交換驅動側。該程序以包括轉向狀態的響應結束,然後是從另一側驅動的停止狀態。如果實際事件序列違反正常的轉向程序,則可能會向協議標記“虛假控制錯誤”。請參見第 7.2.6 節。轉向狀態響應作為對正確完成的轉向程序的確認。如果在一定時間內未觀察到確認,則協議應超時並採取適當行動。此期間應大於特定系統的最大可能轉向時間。在 PHY 中對此條件沒有超時。


8 互連和通道配置


發射器和接收器之間的互連承載了 D-PHY 通信中使用的所有信號。這包括高速、低電壓信號 I/O 技術和低速、低功耗的控制功能信號。因此,物理連接應通過平衡的差分點對點傳輸線實現,並以地面為參考。總互連可能由幾個級聯的傳輸線段組成,例如印刷電路板、柔性電路板和電纜連接。


圖 29 點對點互連

 8.1 車道配置


一條通道的完整物理連接由每側的發射器(TX)和/或接收器(RX)組成,中間有一些傳輸線互連結構(TLIS)。因此,整體通道性能由這三個元素的組合決定。這些元素之間的分界定義為模塊(IC)引腳。這一部分定義了信號路由所需的傳輸線互連結構的性能以及 TX 和 RX 的 I/O 單元反射特性。這樣可以確保通道的正確整體操作。

在物理尺寸方面,傳輸線互連結構通常是最大的部分。除了印刷電路板和柔性電路板的導線外,這還可能包括如通孔和連接器等元件。

 8.2 邊界條件


參考特性阻抗水平為 100 歐姆差分、每條線 50 歐姆單端,以及兩條線共同的 25 歐姆共模。50 歐姆的單端操作阻抗水平對於測試和特性化目的也很方便。


這個典型的阻抗水平是所有三個部分的要求:TX、TLIS 和 RX。互連的特徵阻抗的公差以及 TX 和 RX 的線終端阻抗的公差是通過整個操作頻率範圍的 S 參數模板來指定的。


差分通道也用於 LP 單端信號傳輸。因此,強烈建議僅使用非常鬆散耦合的差分傳輸線。

信號在互連中的飛行時間不得超過兩納秒。

 8.3 定義


頻率‘fh’是操作數據速率的基頻,例如,對於操作數據速率為 1 Gb / s 1 Gb / s 1Gb//s1 \mathrm{~Gb} / \mathrm{s} 時,‘fh’為 500 MHz。


頻率 ' fh MAX fh MAX fh_(MAX)\mathrm{fh}_{\mathrm{MAX}} ' 是設備規範,表示特定設備支持的最大 fh。

頻率 ' f LP , MAX f LP , MAX f_(LP,MAX)\mathrm{f}_{\mathrm{LP}, \mathrm{MAX}} ' 是低功耗模式的最大切換頻率。


RF 干擾頻率用 ' f INT f INT f_(INT)\mathrm{f}_{\mathrm{INT}} ' 表示,其中 f INT , MIN f INT , MIN f_(INT,MIN)\mathrm{f}_{\mathrm{INT}, \mathrm{MIN}} 定義了相關 RF 干擾源的頻帶下限。

支持高達 1.5 Gbps 數據速率的設備的頻率 f MAX f MAX f_(MAX)\mathrm{f}_{\mathrm{MAX}} ( 1 / 5 t F , M I N , 1 / 5 t R , M I N ) 1 / 5 t F , M I N , 1 / 5 t R , M I N (1//5t_(F,MIN),1//5t_(R,MIN))\left(1 / 5 t_{F, M I N}, 1 / 5 t_{R, M I N}\right) 的最大值定義,其中 t R t R t_(R)t_{R} t F t F t_(F)t_{F} 是高速信號的上升和下降時間。


對於支持超過 1.5 Gbps , f MAX 1.5 Gbps , f MAX 1.5Gbps,f_(MAX)1.5 \mathrm{Gbps}, \mathrm{f}_{\mathrm{MAX}} 的數據速率的設備,數據速率為 3 / 4 3 / 4 3//43 / 4 * 數據速率。

頻率 ' fh MIN fh MIN fh_(MIN)\mathrm{fh}_{\mathrm{MIN}} ' 定義為 fh MIN = fh / 10 fh MIN = fh / 10 fh_(MIN)=fh//10\mathrm{fh}_{\mathrm{MIN}}=\mathrm{fh} / 10


8.4 S-參數規格


物理連接所需的性能是通過對 TX、TLIS 和 RX 的 S 參數要求來指定的,對 TLIS 則是通過混合模式、4 端口參數,而對 RX 和 TX 則是通過混合模式、反射(回損)參數來指定。S 參數限制是通過模板在整個工作頻率範圍內定義的。

差分傳輸特性最為相關,因此本規範使用混合模式參數。由於性能需求取決於目標比特率,大多數 S 參數要求是在相對於比特率的標準化頻率軸上指定的。只有對於抑制外部(射頻)干擾重要的參數是在絕對頻率尺度上指定的。此尺度延伸至 f MAX. f MAX.  f_("MAX. ")\mathrm{f}_{\text {MAX. }} 。超過此頻率,電路本身應能夠充分抑制高頻干擾信號。

僅指定 TLIS 的整體性能以及 RX 和 TX 的最大反射。這完全指定了 RX/TX 模塊引腳的信號行為。損耗、反射和模式轉換預算的細分留給系統設計師。附錄 B 包括一些系統設計的經驗法則和信號路由指導方針。


8.5 特徵化條件


所有 S 參數定義都是基於 50 Ω 50 Ω 50 Omega50 \Omega 阻抗參考水平。特性可以通過測量系統進行,如圖 30 所示。


圖 30 RX、TX 和 TLIS 的 S 參數特性測試設置


S-參數的語法是 S[測量模式][驅動模式][測量端口][驅動端口]。例子:Sdd21of TLIS 是由端口 1 驅動的差分信號在端口 2 的差分信號;Sdc22 是由端口 2 驅動的共模信號在端口 2 測量的差分反射信號。


8.6 互連規範


傳輸線信號路由(TLSR)是通過混合模式 4 端口 S 參數行為模板在頻率範圍內進行規範的。這包括差分和共模、插入損耗和回波損耗,以及模式轉換限制。


8.6.1 差異特徵


8.6.1.1 數據速率 8 0 8 0 >= 80\geq \mathbf{8 0} Mbps 和 1 . 5 1 . 5 <= 1.5\leq \mathbf{1 . 5} Gbps 的差分插入損耗


當支持數據速率 80 Mbps 80 Mbps >= 80Mbps\geq 80 \mathrm{Mbps} 1.5 1.5 <= 1.5\leq 1.5 Gbps 時,TLIS 的差分傳輸行為(插入損耗)應符合圖 31 中顯示的 Sdd21 模板,其中 i j i j i!=j\mathrm{i} \neq \mathrm{j}


圖 31 差分插入損耗、數據速率 80 Mbps 80 Mbps >= 80Mbps\geq 80 \mathrm{Mbps} 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 的模板


8.6.1.2 數據速率 > 1.5 Gbps 和 <=\leq 4.5 Gbps 的差分插入損耗


當支持數據速率 > 1.5 Gbps 和 4.5 4.5 <= 4.5\leq 4.5 Gbps 時,TLIS 的差分傳輸行為(插入損耗)應符合圖 32 中顯示的 Sdd21 模板,其中 i j i j i!=j\mathrm{i} \neq \mathrm{j}


圖 32 差分插入損耗模板,數據速率 > 1.5 Gbps 和 4.5 4.5 <= 4.5\leq 4.5 Gbps


定義了三個參考通道(短、標準和長)以支持廣泛的顯示和攝像頭應用。


標準參考通道是默認要求,發射器/接收器應支持它。


短參考通道支援是可選的。在針對較低互連損耗的應用中,當發射器或接收器支援可選的省電模式時,可以參考此通道以實現更好的系統功率優化。


長參考通道支持是可選的。這旨在支持更高損耗的互連,如玻璃芯片(COG)。為了支持這種互連,數據速率可能需要受到限制。COG 互連用於顯示面板,與其他解決方案相比,成本降低。然而,由於在玻璃上的額外布線、玻璃與 PCB 之間的粘合以及玻璃與矽之間的粘合,它增加了互連的總損耗。長通道推薦的最大數據速率為 2.5 Gbps。

在第 10.4 節中提供了有關使用這些參考通道的具體指導。


8.6.1.3 數據速率 80 80 >= 80\geq 80 Mbps 和 <=\leq 1.5 Gbps 的差分反射損失


當支持的數據速率為 80 Mbps 80 Mbps >= 80Mbps\geq 80 \mathrm{Mbps} 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 時,TLIS 的兩個端口的差分反射由 Sdd11 和 Sdd22 指定,並應符合圖 33 中顯示的模板。不符合差分反射係數可能會影響互操作性和操作。


圖 33 兩端口差分反射的模板


8.6.1.4 數據速率 >1.5 Gbps 和 <=\leq 4.5 Gbps 的差分反射損失


當支持的數據速率為 > 1.5 Gbps > 1.5 Gbps > 1.5Gbps>1.5 \mathrm{Gbps} 4.5 Gbps 4.5 Gbps <= 4.5Gbps\leq 4.5 \mathrm{Gbps} 時,TLIS 的兩個端口的差分反射由 Sdd11 和 Sdd22 指定,並且在 0 到 fmax 的範圍內應該好於 -12 dB。不符合差分反射係數可能會影響互操作性和操作。


8.6.2 共模特性


共模插入損耗是通過差分插入損耗和車道內交叉耦合隱式指定的。因此,對共模插入損耗的要求等同於差分要求。


8.6.3 車道內交叉耦合


在高頻傳輸期間應用作差分對的兩條線在低功耗模式下也單獨用於單端信號傳輸。因此,兩根線之間的耦合應受到限制,以限制單端交叉耦合。兩根線之間的耦合定義為 S 參數 Scc21 和 Sdd21 或 Scc12 和 Sdd12 的差值。在任何情況下,該差值在頻率高達 10 f LP,MAX 10 f LP,MAX  10**f_("LP,MAX ")10 * \mathrm{f}_{\text {LP,MAX }} 時不得超過-20 dB。


8.6.4 模式轉換限制


所有混合模式、4 端口的 S 參數在差分到共模轉換及反向轉換時,對於低於 f MAx f MAx  f_("MAx ")\mathrm{f}_{\text {MAx }} 的頻率不得超過-26 dB。這包括 Sdc12、Scd21、Scd12、Sdc21、Scd11、Sdc11、Scd22 和 Sdc22。


8.6.5 車道間交叉耦合


Lanes(時鐘和數據)之間的共模和差模交叉耦合應符合圖 34 和圖 35 所示的要求。


圖 34 車道間共模交叉耦合模板


圖 35 車道間差分交叉耦合模板


8.6.6 車道間靜態偏斜


任何數據通道與時鐘通道之間的信號延遲差異應小於 UI/50,適用於所有頻率,直到 fh 為止,並包括 fh,當支持的數據速率小於或等於 1.5 Gbps 時。對於高於 1.5 Gbps 的數據速率,請參考表 30。
Sdd 12 data ( φ ) Sdd 12 clock ( φ ) ω < UI 50 Driver and Receiver Characteristics Sdd 12  data  ( φ ) Sdd 12 clock ( φ ) ω <  UI  50  Driver and Receiver Characteristics  (∣Sdd 12" data "(varphi)-Sdd 12 clock(varphi)∣)/(omega) < (" UI ")/(50)" Driver and Receiver Characteristics "\frac{\mid \operatorname{Sdd} 12 \text { data }(\varphi)-\operatorname{Sdd} 12 \operatorname{clock}(\varphi) \mid}{\omega}<\frac{\text { UI }}{50} \text { Driver and Receiver Characteristics }


8.7 驅動器和接收器特性


除了 TLIS,通道由兩個 RX-TX 模塊組成,每側一個。本段落指定了這些 RX-TX 模塊在 HS 模式下的反射行為(回損)。所有可能的功能區塊的信號特性可以在第 9 節中找到。


8.7.1 差異特徵


在高速接收模式下,Lane 模組的差分反射由圖 36 所示的模板指定。


圖 36 差異反射模板用於通道模組接收器


在高速傳輸模式下,Lane 模組的差分反射由圖 37 所示的模板規定。


圖 37 差異反射模板用於通道模組發射器


8.7.2 共模特性


高速度 TX 和 RX 模式的共模回損規範不同,因為 RX 並未以直流接地終端。在高速度 TX 模式下,通道模組的共模反射應小於-6 dB,範圍從 f LP , MAX f LP , MAX f_(LP,MAX)\mathrm{f}_{\mathrm{LP}, \mathrm{MAX}} f MAX f MAX  f_("MAX ")\mathrm{f}_{\text {MAX }} ,適用於支持高達 1.5 Gbps 數據速率的設備,對於支持高達 2.5 Gbps 數據速率的設備為 2.5 dB,對於支持高達 4.5 Gbps 數據速率的設備為-1 dB。

在高速接收模式下,Lane 模組的共模反射應符合圖 38 所示模板中規定的限制。假設高直流共模阻抗,這意味著在終端中心抽頭處需要一個足夠大的電容器。最小值允許集成。雖然共模終端對於減少射頻干擾者的影響特別重要,但接收要求限制了最相關頻帶的反射。

 頻率 0 1 / 4 f INT , MIN 1 / 4 f INT  , MIN 1//4f_("INT ",MIN)1 / 4 \mathrm{f}_{\text {INT }, \mathrm{MIN}} f INT , MIN f INT , MIN f_(INT,MIN)\mathrm{f}_{\mathrm{INT}, \mathrm{MIN}} f MAX f MAX f_(MAX)\mathrm{f}_{\mathrm{MAX}}
PHY 支援的數據速率
ScC RX , dB ScC RX , dB ScC_(RX),dB\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB} 0 0 -6 -6 80 Mbps & 1.5 Gbps 80 Mbps & 1.5 Gbps >= 80Mbps& <= 1.5Gbps\geq 80 \mathrm{Mbps} \& \leq 1.5 \mathrm{Gbps}
ScC RX , dB ScC RX , dB ScC_(RX),dB\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB} 0 0 -2.5 -2.5 > 1.5 Gbps & 2.5 Gbps > 1.5 Gbps & 2.5 Gbps > 1.5Gbps& <= 2.5Gbps>1.5 \mathrm{Gbps} \& \leq 2.5 \mathrm{Gbps}
ScC RX , dB ScC RX , dB ScC_(RX),dB\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB} 0 0 -4 -1 > 2.5 Gbps & 4.5 Gbps > 2.5 Gbps & 4.5 Gbps > 2.5Gbps& <= 4.5Gbps>2.5 \mathrm{Gbps} \& \leq 4.5 \mathrm{Gbps}
Frequency 0 1//4f_("INT ",MIN) f_(INT,MIN) f_(MAX) PHY Data Rate Supported ScC_(RX),dB 0 0 -6 -6 >= 80Mbps& <= 1.5Gbps ScC_(RX),dB 0 0 -2.5 -2.5 > 1.5Gbps& <= 2.5Gbps ScC_(RX),dB 0 0 -4 -1 > 2.5Gbps& <= 4.5Gbps| Frequency | 0 | $1 / 4 \mathrm{f}_{\text {INT }, \mathrm{MIN}}$ | $\mathrm{f}_{\mathrm{INT}, \mathrm{MIN}}$ | $\mathrm{f}_{\mathrm{MAX}}$ | PHY Data Rate Supported | | :---: | :---: | :---: | :---: | :---: | :---: | | $\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB}$ | 0 | 0 | -6 | -6 | $\geq 80 \mathrm{Mbps} \& \leq 1.5 \mathrm{Gbps}$ | | $\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB}$ | 0 | 0 | -2.5 | -2.5 | $>1.5 \mathrm{Gbps} \& \leq 2.5 \mathrm{Gbps}$ | | $\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB}$ | 0 | 0 | -4 | -1 | $>2.5 \mathrm{Gbps} \& \leq 4.5 \mathrm{Gbps}$ |

圖 38 RX 共模回損模板


8.7.3 模式轉換限制


差分到共模轉換的限制為 26 d B 26 d B -26 dB-26 d B 最高可達 f MAX f MAX  f_("MAX ")f_{\text {MAX }}


9 電氣特性


一個 PHY 可能包含以下電氣功能:高速發射器(HS-TX)、高速接收器(HS-RX)、低功耗發射器(LP-TX)、低功耗接收器(LP-RX)和低功耗競爭檢測器(LP-CD)。一個 PHY 不需要包含所有電氣功能,只需包含特定 PHY 配置所需的功能。每個配置所需的功能在第 5 節中指定。任何 PHY 中包含的所有電氣功能必須符合本節中的規範。圖 39 顯示了完全功能 PHY 收發器所需的完整電氣功能集。


圖 39 完整功能 D-PHY 收發器的電氣功能


HS 發射器和 HS 接收器用於傳輸 HS 數據和時鐘信號。HS 發射器和接收器使用低電壓差分信號進行信號傳輸。HS 接收器包含可切換的並行終端。

LP 發射器和 LP 接收器作為低功率信號機制。LP 發射器是一個推拉驅動器,而 LP 接收器是一個未終止的單端接收器。

差分 HS 模式和單端 LP 模式的信號水平不同。圖 40 分別顯示了 HS 和 LP 信號水平在左側和右側。HS 信號水平低於 LP 低電平輸入閾值,因此 LP 接收器在 HS 信號上始終檢測到低電平。

所有絕對電壓水平均相對於發射端的接地電壓。


圖 40 D-PHY 信號電平

在正常操作中,通道在低功耗模式和高速模式之間切換。雙向通道也可以切換通信方向。操作模式或方向的變更需要啟用和禁用某些電氣功能。這些啟用和禁用事件不得在通道上引起故障,導致檢測到不正確的信號水平。因此,所有模式和方向的變更應該是平滑的,以始終確保正確檢測通道信號。


9.1 駕駛員特徵


9.1.1 高速發射器


9.1.1.1 差模與共模擺幅


在 Dp 和 Dn 引腳上驅動的 HS 差分信號是由差分輸出驅動器生成的。作為參考,Dp 被視為正側,Dn 則為負側。當 Dp 上的電位高於 Dn 的電位時,通道狀態稱為差分-1(HS-1)。當 Dp 上的電位低於 Dn 的電位時,通道狀態稱為差分-0(HS-0)。圖 41 顯示了一個 HS 發射器的實現示例。


注意,本節使用 Dp 和 Dn 來引用通道模組的引腳,無論這些引腳是否屬於時鐘通道模組或數據通道模組。


圖 41 示例 HS 發射器


差分輸出電壓 V OD V OD V_(OD)\mathrm{V}_{\mathrm{OD}} 定義為 Dp 和 Dn 引腳上電壓 V DP V DP V_(DP)\mathrm{V}_{\mathrm{DP}} V DN V DN V_(DN)\mathrm{V}_{\mathrm{DN}} 的差值。
V O D = V D P V D N V O D = V D P V D N V_(OD)=V_(DP)-V_(DN)V_{O D}=V_{D P}-V_{D N}

Dp 和 Dn 引腳上的輸出電壓 V DP V DP V_(DP)\mathrm{V}_{\mathrm{DP}} V DN V DN V_(DN)\mathrm{V}_{\mathrm{DN}} 不得超過高速輸出高電壓 Vohнs。Volhs 是 Dp 和 Dn 上的高速輸出低電壓,並由 Vod 和 V смтx. V смтx.  V_("смтx. ")\mathrm{V}_{\text {смтx. }}смт 決定。高速 V out V out  V_("out ")\mathrm{V}_{\text {out }} 受限於 V olhs V olhs  V_("olhs ")\mathrm{V}_{\text {olhs }} 的最小值和 Voннs 的最大值。

共模電壓 V CMTX V CMTX  V_("CMTX ")\mathrm{V}_{\text {CMTX }} 定義為 Dp 和 Dn 引腳電壓的算術平均值:
V C M T X = V D P + V D N 2 V C M T X = V D P + V D N 2 V_(CMTX)=(V_(DP)+V_(DN))/(2)V_{C M T X}=\frac{V_{D P}+V_{D N}}{2}

V OD V OD  V_("OD ")V_{\text {OD }} V CMTx V CMTx  V_("CMTx ")\mathrm{V}_{\text {CMTx }} 在圖 42 中以理想的 HS 信號圖形顯示。圖 43 顯示了單端 HS 信號及其差分輸出和共模電壓的可能失真類型。V V OD V OD V_(OD)\mathrm{V}_{\mathrm{OD}} V Смтх V Смтх  V_("Смтх ")\mathrm{V}_{\text {Смтх }}Смтх 在驅動引腳上的 Differential-1 或 Differential-0 時可能會略有不同。

理想的單端高速信號


圖 42 理想的單端和結果差分高頻信號


9.1.1.2 差分電壓不匹配


差分輸出電壓不匹配 Δ V OD Δ V OD DeltaV_(OD)\Delta \mathrm{V}_{\mathrm{OD}} 定義為在差分-1 狀態 V OD ( 1 ) V OD ( 1 ) V_(OD(1))\mathrm{V}_{\mathrm{OD}(1)} 和差分-0 狀態 V OD ( 0 ) V OD ( 0 ) V_(OD(0))\mathrm{V}_{\mathrm{OD}(0)} 中差分輸出電壓的絕對值之差。這可以表示為:
Δ V O D = | V O D ( 1 ) | | V O D ( 0 ) | Δ V O D = V O D ( 1 ) V O D ( 0 ) DeltaV_(OD)=|V_(OD(1))|-|V_(OD(0))|\Delta V_{O D}=\left|V_{O D(1)}\right|-\left|V_{O D(0)}\right|


9.1.1.3 靜態共模不匹配與瞬態共模電壓


如果 V Смтx (1) V Смтx (1)  V_("Смтx (1) ")\mathrm{V}_{\text {Смтx (1) }}Смт V CмTх(0) V CмTх(0)  V_("CмTх(0) ")\mathrm{V}_{\text {CмTх(0) }}мх 分別是靜態差分-1 和差分-0 狀態的共模電壓,那麼共模參考電壓定義為:
V CMTX,REF = V C M T X ( 1 ) + V C M T X ( 0 ) 2 V CMTX,REF  = V C M T X ( 1 ) + V C M T X ( 0 ) 2 V_("CMTX,REF ")=(V_(CMTX(1))+V_(CMTX(0)))/(2)V_{\text {CMTX,REF }}=\frac{V_{C M T X(1)}+V_{C M T X(0)}}{2}

瞬態共模電壓變化定義為:
Δ V СМTX ( t ) = V СМTX ( t ) V CMTX,REF Δ V СМTX  ( t ) = V СМTX  ( t ) V CMTX,REF  DeltaV_("СМTX ")(t)=V_("СМTX ")(t)-V_("CMTX,REF ")\Delta V_{\text {СМTX }}(t)=V_{\text {СМTX }}(t)-V_{\text {CMTX,REF }}СМСМ

差分-1 和差分-0 狀態之間的靜態共模電壓不匹配為:
Δ V C M T X ( 1 , 0 ) = V C M T X ( 1 ) V C M T X ( 0 ) 2 Δ V C M T X ( 1 , 0 ) = V C M T X ( 1 ) V C M T X ( 0 ) 2 DeltaV_(CMTX(1,0))=(V_(CMTX(1))-V_(CMTX(0)))/(2)\Delta V_{C M T X(1,0)}=\frac{V_{C M T X(1)}-V_{C M T X(0)}}{2}

發射器應發送數據,使得高頻和低頻共模電壓變化分別不超過 Δ V CMTX ( HF ) Δ V CMTX ( HF ) DeltaV_(CMTX(HF))\Delta \mathrm{V}_{\mathrm{CMTX}(\mathrm{HF})} Δ V CMTX ( LF ) Δ V CMTX ( LF ) DeltaV_(CMTX(LF))\Delta \mathrm{V}_{\mathrm{CMTX}(\mathrm{LF})} 。圖 44 顯示了測量 V OD V OD V_(OD)\mathrm{V}_{\mathrm{OD}} V CMTX V CMTX V_(CMTX)\mathrm{V}_{\mathrm{CMTX}} 的示例測試電路。


靜態 Δ V смтх Δ V смтх  DeltaV_("смтх ")\Delta \mathrm{V}_{\text {смтх }}смтх (SE HS 信號)


動態 Δ V CMTX Δ V CMTX DeltaV_(CMTX)\Delta \mathrm{V}_{\mathrm{CMTX}} (SE HS 信號)


圖 43 單端 HS 信號的可能 Δ V CMTX Δ V CMTX  DeltaV_("CMTX ")\Delta V_{\text {CMTX }} Δ V OD Δ V OD  DeltaV_("OD ")\Delta V_{\text {OD }} 失真


圖 44 VCMTX 和 VOD 測量的示例電路


9.1.1.4 輸出電阻


發射器在 Dp 和 Dn 引腳的單端輸出阻抗用 Z O . Δ Z Os Z O . Δ Z Os Z_(O).DeltaZ_(Os)\mathrm{Z}_{\mathrm{O}} . \Delta \mathrm{Z}_{\mathrm{Os}} 表示,Dp 和 Dn 引腳的單端輸出阻抗不匹配,用 Z OSDP Z OSDP Z_(OSDP)\mathrm{Z}_{\mathrm{OSDP}} Z OSDN Z OSDN Z_(OSDN)\mathrm{Z}_{\mathrm{OSDN}} 分別表示。這種不匹配定義為 Z OSDP Z OSDP  Z_("OSDP ")\mathrm{Z}_{\text {OSDP }} Z OSDN Z OSDN  Z_("OSDN ")\mathrm{Z}_{\text {OSDN }} 之差的絕對值與這些阻抗的平均值之比:
Δ Z O S = 2 | Z OSDP Z OSDN | Z OSDP + Z OSDN Δ Z O S = 2 Z OSDP  Z OSDN  Z OSDP  + Z OSDN  DeltaZ_(OS)=2(|Z_("OSDP ")-Z_("OSDN ")|)/(Z_("OSDP ")+Z_("OSDN "))\Delta Z_{O S}=2 \frac{\left|Z_{\text {OSDP }}-Z_{\text {OSDN }}\right|}{Z_{\text {OSDP }}+Z_{\text {OSDN }}}

输出阻抗 Z OS Z OS Z_(OS)\mathrm{Z}_{\mathrm{OS}} 和输出阻抗不匹配 Δ Z OS Δ Z OS DeltaZ_(OS)\Delta \mathrm{Z}_{\mathrm{OS}} 应符合表 20 的要求,适用于所有允许的负载条件下的差分状态 0 和差分状态 1。建议在状态转换期间,实施方案尽可能保持输出阻抗接近稳态值。输出阻抗 Z OS Z OS Z_(OS)\mathrm{Z}_{\mathrm{OS}} 可以通过向 Dp 和 Dn 引脚注入交流电流并测量峰峰电压幅度来确定。

 9.1.1.5 上升/下降時間


上升和下降時間, t R t R t_(R)\mathrm{t}_{\mathrm{R}} t F t F t_(F)\mathrm{t}_{\mathrm{F}} ,定義為完整 HS 信號擺動的 20 % 20 % 20%20 \% 80 % 80 % 80%80 \% 之間的過渡時間。完整 HS 擺動可以通過驅動穩態模式來計算。驅動器應滿足所有允許的 Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}} t R t R t_(R)t_{R} t F t F t_(F)\mathrm{t}_{\mathrm{F}} 規範。TX 共模回損和 TX 差分模式回損的規範可以在第 8 節中找到。


上升/下降時間定義為最大數據速率為 1.5 Gbps。對於超過 1.5 Gbps 的數據速率,10.2.3 節中定義的眼圖規範規範了發射器的變化速率要求。

建議直接在其引腳終止的高速發射器不應產生任何超調,以最小化電磁干擾。


9.1.1.6 半擺模式


在半擺動模式下,發射器的差分擺動減少到默認擺動規範的一半。這是一種可選模式,發射器可以選擇支持以節省功耗。發射器半擺動模式可以與接收器一起使用,無論是終端模式還是非終端模式。半擺動模式是為終端 ZID 定義的。由於測量線路上過多反射的困難,未定義與非終端接收器操作的發射器參數。請參閱第 9.2.1 節中的接收器終端條件。由於違反 V оннs V оннs  V_("оннs ")\mathrm{V}_{\text {оннs }}онн ,全擺動操作的發射器不得與非終端模式的接收器一起操作。


圖 45 半擺模式下的共模和差模擺幅與默認模式的比較

 9.1.1.7 降低重視


為了減輕超過 2.5 Gbps 的額外通道引起的 ISI,HS-TX 需要使用去強調形式的通道均衡。發射器去強調有兩個抽頭,其中第一個抽頭是游標,第二個抽頭是第一個後游標。抽頭之間的間隔為 UI,發射器去強調比率 EQ TX EQ TX EQ_(TX)\mathrm{EQ}_{\mathrm{TX}} 決定了去強調的水平。定義了兩個去強調比率。


圖 46 顯示了一個具有去強調的傳輸波形示例。在邏輯位元轉換後,差分輸出電壓信號 V DIF_TX ( t ) V DIF_TX  ( t ) V_("DIF_TX ")(t)\mathrm{V}_{\text {DIF_TX }}(\mathrm{t}) 的幅度符合差分交流輸出電壓幅度 V OD V OD V_(OD)\mathrm{V}_{\mathrm{OD}} 。保持相同邏輯狀態的下一位的幅度減小。具有去強調的差分交流輸出電壓幅度 V OD_EQ V OD_EQ  V_("OD_EQ ")\mathrm{V}_{\text {OD_EQ }} 被定義為減小的幅度。EQTX 被定義為 V OD_EQ V OD_EQ  V_("OD_EQ ")V_{\text {OD_EQ }} V OD V OD  V_("OD ")V_{\text {OD }} 的比率的負 20 對數,如下方的方程所示:
E Q T X = 20 log ( V O D E Q V O D ) E Q T X = 20 log V O D E Q V O D EQ_(TX)=-20 log((V_(OD_(-)EQ))/(V_(OD)))E Q_{T X}=-20 \log \left(\frac{V_{O D_{-} E Q}}{V_{O D}}\right)

圖 46 降低重視範例


表 20 HS 發射器直流規格
 參數  描述 Min Nom Max  單位  筆記
EQTX1  去強調選項 1 2.5 3.5 4.5 dB 1
EQTX2  去強調選項 2 6 7 8 dB 1
Vсmix
HS 傳輸靜態共模電壓
150 200 250 mV 2
VCMTX_HalfSwing
HS 在半擺動模式下傳輸靜態共模電壓
75 100 250 mV 2,4
| Δ V CMtx ( 1 , 0 ) | Δ V CMtx  ( 1 , 0 ) |DeltaV_("CMtx ")(1,0)|\left|\Delta \mathrm{V}_{\text {CMtx }}(1,0)\right|
Vсмтх 不匹配當輸出為 Differential-1 或 Differential-0
5 mV 3
|Vod
HS 傳輸差動電壓
140 200 270 mV 2
|Vod_Halfswing|
HS 在半擺動模式下傳輸差動電壓
70 100 135 mV 2,4
Parameter Description Min Nom Max Units Notes EQTX1 De-emphasis Option 1 2.5 3.5 4.5 dB 1 EQTX2 De-emphasis Option 2 6 7 8 dB 1 Vсmix HS transmit static commonmode voltage 150 200 250 mV 2 VCMTX_HalfSwing HS transmit static commonmode voltage in Half Swing Mode 75 100 250 mV 2,4 |DeltaV_("CMtx ")(1,0)| Vсмтх mismatch when output is Differential-1 or Differential-0 5 mV 3 |Vod HS transmit differential voltage 140 200 270 mV 2 |Vod_Halfswing| HS transmit differential voltage In Half Swing Mode 70 100 135 mV 2,4| Parameter | Description | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | EQTX1 | De-emphasis Option 1 | 2.5 | 3.5 | 4.5 | dB | 1 | | EQTX2 | De-emphasis Option 2 | 6 | 7 | 8 | dB | 1 | | Vсmix | HS transmit static commonmode voltage | 150 | 200 | 250 | mV | 2 | | VCMTX_HalfSwing | HS transmit static commonmode voltage in Half Swing Mode | 75 | 100 | 250 | mV | 2,4 | | $\left\|\Delta \mathrm{V}_{\text {CMtx }}(1,0)\right\|$ | Vсмтх mismatch when output is Differential-1 or Differential-0 | | | 5 | mV | 3 | | \|Vod | HS transmit differential voltage | 140 | 200 | 270 | mV | 2 | | \|Vod_Halfswing| | HS transmit differential voltage In Half Swing Mode | 70 | 100 | 135 | mV | 2,4 |
 參數  描述 Min Nom Max  單位  筆記
| Δ V OD | Δ V OD  |DeltaV_("OD ")|\left|\Delta V_{\text {OD }}\right|

當輸出為差異-1 或差異-0 時,VoD 不匹配
VoD mismatch when output is Differential-1 or Differential-0| VoD mismatch when output is | | :--- | | Differential-1 or Differential-0 |
14 mV 3
VoHHS
HS 輸出高電壓
360 mV 2
Zos
單端輸出阻抗
40 50 62.5 Ω Ω Omega\Omega
Δ Z OS Δ Z OS  DeltaZ_("OS ")\Delta Z_{\text {OS }}

單端輸出阻抗不匹配
Single ended output impedance mismatch| Single ended output impedance | | :--- | | mismatch |
20 % % %\%
Parameter Description Min Nom Max Units Notes |DeltaV_("OD ")| "VoD mismatch when output is Differential-1 or Differential-0" 14 mV 3 VoHHS HS output high voltage 360 mV 2 Zos Single ended output impedance 40 50 62.5 Omega DeltaZ_("OS ") "Single ended output impedance mismatch" 20 % | Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $\left\|\Delta V_{\text {OD }}\right\|$ | VoD mismatch when output is <br> Differential-1 or Differential-0 | | | 14 | mV | 3 | | VoHHS | HS output high voltage | | | 360 | mV | 2 | | Zos | Single ended output impedance | 40 | 50 | 62.5 | $\Omega$ | | | $\Delta Z_{\text {OS }}$ | Single ended output impedance <br> mismatch | | | 20 | $\%$ | |
 注意:

  1. 當支持的數據速率為 > 2.5 > 2.5 > 2.5>2.5 Gbps 時,發射器的符合性要求通過眼圖定義。本表中的均衡值僅供參考。

  2. 在 ZID 範圍內進入負載阻抗時的值。

  3. 發射器應該最小化 V O D V O D /_\VOD\triangle V O D V C M T X ( 1 , 0 ) V C M T X ( 1 , 0 ) /_\VCMTX(1,0)\triangle V C M T X(1,0) 以減少輻射並優化信號完整性。

  4. 半擺模式是可選的。這是發射器可以支持的一項額外功能,以實現更好的系統功率優化。

表 21 HS 發射器交流規格
 參數  描述 Min Nom Max  單位  筆記
Δ V CMTX Δ V CMTX  DeltaV_("CMTX ")\Delta \mathrm{V}_{\text {CMTX }} (HF)
450MHz 以上的常見級別變化
15 mVRMS
Δ V cmix(LF) Δ V cmix(LF)  DeltaV_("cmix(LF) ")\Delta \mathrm{V}_{\text {cmix(LF) }}
50 450 MHz 50 450 MHz 50-450MHz50-450 \mathrm{MHz} 之間的普通級別變異
25 mV V PEAK mV V PEAK  mVV_("PEAK ")\mathrm{mV} \mathrm{V}_{\text {PEAK }}
  t R t R t_(R)t_{R} t F t F t_(F)t_{F}
20%-80% 上升時間和下降時間
0.3 UI 1, 2
0.35 UI 1, 3
100 ps 4
Parameter Description Min Nom Max Units Notes DeltaV_("CMTX ") (HF) Common-level variations above 450MHz 15 mVRMS DeltaV_("cmix(LF) ") Common-level variation between 50-450MHz 25 mVV_("PEAK ") t_(R) and t_(F) 20%-80% rise time and fall time 0.3 UI 1, 2 0.35 UI 1, 3 100 ps 4| Parameter | Description | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | $\Delta \mathrm{V}_{\text {CMTX }}$ (HF) | Common-level variations above 450MHz | | | 15 | mVRMS | | | $\Delta \mathrm{V}_{\text {cmix(LF) }}$ | Common-level variation between $50-450 \mathrm{MHz}$ | | | 25 | $\mathrm{mV} \mathrm{V}_{\text {PEAK }}$ | | | $t_{R}$ and $t_{F}$ | 20%-80% rise time and fall time | | | 0.3 | UI | 1, 2 | | | | | | 0.35 | UI | 1, 3 | | | | 100 | | | ps | 4 |

 注意:


  1. Ul 等於 1 / ( 2 f h ) 1 / 2 f h 1//(2^(***)fh)1 /\left(2^{\star} f h\right) 。請參見第 8.3 節以獲取 f h f h fhf h 的定義。

  2. 適用於支持最大 HS 比特率 1 Gbps 1 Gbps <= 1Gbps\leq 1 \mathrm{Gbps} UI 1 ns UI 1 ns UI >= 1ns\mathrm{UI} \geq 1 \mathrm{~ns} )。

  3. 適用於支持最大 HS 比特率 > 1 Gbps > 1 Gbps > 1Gbps>1 \mathrm{Gbps} UI 1 ns UI 1 ns UI <= 1ns\mathrm{UI} \leq 1 \mathrm{~ns} ),但 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} U I 0.667 n s U I 0.667 n s UI >= 0.667 nsU I \geq 0.667 n s )。

  4. 適用於支持最大 HS 比特率 1.5 1.5 <= 1.5\leq 1.5 Gbps。然而,為了避免過度輻射,比特率 < 1 < 1 < 1<1 Gbps( UI 1 ns UI 1 ns UI >= 1ns\mathrm{UI} \geq 1 \mathrm{~ns} )不應使用低於 150 ps 的值。


9.1.2 低功耗發射器


低功耗發射器應為斜率控制的推挽驅動器。它用於驅動所有低功耗操作模式中的線路。因此,LP 發射器的靜態功耗應盡可能低。信號轉換的斜率受到限制,以保持電磁干擾(EMI)低。圖 47 顯示了一個 LP 發射器的例子。


圖 47 範例 LP 發射器


V OL V OL  V_("OL ")\mathrm{V}_{\text {OL }} 是 LP 發射模式下的 Thevenin 輸出、低電壓。這是在低電平狀態下未加載的引腳的電壓。 V OH V OH V_(OH)\mathrm{V}_{\mathrm{OH}} 是高電平狀態下的 Thevenin 輸出、高電壓,當引腳未加載時。LP 發射器不應靜態驅動引腳電位超過 V OH V OH V_(OH)\mathrm{V}_{\mathrm{OH}} 的最大值。LP 發射器的上拉和下拉輸出阻抗應如圖 48 和圖 49 所示。測量 V OL V OL V_(OL)\mathrm{V}_{\mathrm{OL}} V OH V OH V_(OH)\mathrm{V}_{\mathrm{OH}} 的電路如圖 50 所示。


圖 48 LP 發射器驅動邏輯高的 V-I 特性


圖 49 LP 發射器驅動邏輯低的 V-I 特性


圖 50 LP 發射器 V-I 特性測量設置

阻抗 Z OLP Z OLP  Z_("OLP ")\mathrm{Z}_{\text {OLP }} 定義為:

當 LP 發射器驅動電容負載 C LOAd 時, T RLP T RLP T_(RLP)\mathrm{T}_{\mathrm{RLP}} T FLP T FLP T_(FLP)\mathrm{T}_{\mathrm{FLP}} 是輸出信號電壓的 15 % 85 % 15 % 85 % 15%-85%15 \%-85 \% 上升和下降時間。 2 2 ^(2)^{2} 這些 15 % 85 % 15 % 85 % 15%-85%15 \%-85 \% 水平相對於完全穩定的 V OH V OH V_(OH)\mathrm{V}_{\mathrm{OH}} V OL V OL V_(OL)\mathrm{V}_{\mathrm{OL}} 電壓。斜率 δ V / δ t SR δ V / δ t SR deltaV//deltat_(SR)\delta \mathrm{V} / \delta \mathrm{t}_{\mathrm{SR}} 是 LP 發射器輸出信號電壓隨時間的導數。LP 發射器輸出信號的過渡應符合表 23 中顯示的最大和最小斜率規範。指定最大斜率值的意圖是限制 EMI。

表 22 LP 發射器直流規格
 參數  描述 Min Nom Max  單位  筆記
VOH OH VOH OH VOH_(OH)\mathrm{VOH}_{\mathrm{OH}}
特文寧輸出高電平
1.1 1.2 1.3 V 1
0.95 1.3 V 2
VOL
泰文輸出低電平
-50 50 mV
ZoLP

LP 發射器的輸出阻抗
Output impedance of LP transmitter| Output impedance of LP | | :--- | | transmitter |
110 Ω Ω Omega\Omega 3,4
Parameter Description Min Nom Max Units Notes VOH_(OH) Thevenin output high level 1.1 1.2 1.3 V 1 0.95 1.3 V 2 VOL Thevenin output low level -50 50 mV ZoLP "Output impedance of LP transmitter" 110 Omega 3,4| Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $\mathrm{VOH}_{\mathrm{OH}}$ | Thevenin output high level | 1.1 | 1.2 | 1.3 | V | 1 | | | | 0.95 | | 1.3 | V | 2 | | VOL | Thevenin output low level | -50 | | 50 | mV | | | ZoLP | Output impedance of LP <br> transmitter | 110 | | | $\Omega$ | 3,4 |
 注意:

  1. 適用於支援的數據速率 1.5 1.5 <= 1.5\leq 1.5 Gbps。

  2. 適用於支援的數據速率 > 1.5 > 1.5 > 1.5>1.5 Gbps。

  3. 請參見圖 48 和圖 49。

  4. 雖然未指定 ZoLP 的最大值,但 LP 發射器的輸出阻抗應確保滿足 T R L P / T F L P T R L P / T F L P T_(RLP)//T_(FLP)T_{R L P} / T_{F L P} 規範。

表 23 LP 發射器交流規格
 參數  描述 Min Nom Max  單位  筆記
TrLP/TfLP
15%-85% 上升時間和下降時間
25 ns 1
Treot
30%-85% 上升時間和下降時間
35 ns 5,6
TLP-PuLSE-TX

LP 獨佔或時鐘的脈衝寬度
Pulse width of the LP exclusive-OR clock| Pulse width of the LP | | :--- | | exclusive-OR clock |

停止狀態後的第一個 LP 獨佔或運算時鐘脈衝或停止狀態之前的最後一個脈衝
First LP exclusive-OR clock pulse after Stop state or last pulse before Stop state| First LP | | :--- | | exclusive-OR | | clock pulse after | | Stop state or last pulse before Stop state |
40 ns 4
 所有其他脈衝 20 ns 4
TLP-PER-TX
LP 獨佔或時鐘的週期
90 ns
δ V / tsR δ V /  tsR  ¯ deltaV// bar(" tsR ")\delta \mathrm{V} / \overline{\text { tsR }} Slew rate @ Cload = 0pF 500 mV/ns 1, 3, 7, 8
Slew rate @ Cload = 5pF 300 mV / ns mV / ns mV//ns\mathrm{mV/ns} 1, 3, 7, 8
Slew rate @ Cload = 20pF 250 mV / ns mV / ns mV//ns\mathrm{mV/ns} 1, 3, 7, 8
Slew rate @ ClOAd = 70pF 150 mV / ns mV / ns mV//ns\mathrm{mV} / \mathrm{ns} 1, 3, 7, 8

Slew rate @ Cload = 0 = 0 =0=0 到 70pF (僅下降沿)
30 mV / ns mV / ns mV//ns\mathrm{mV/ns} 1, 2, 3, 12
25 mV/ns 1, 3, 13, 16
Parameter Description Min Nom Max Units Notes TrLP/TfLP 15%-85% rise time and fall time 25 ns 1 Treot 30%-85% rise time and fall time 35 ns 5,6 TLP-PuLSE-TX "Pulse width of the LP exclusive-OR clock" "First LP exclusive-OR clock pulse after Stop state or last pulse before Stop state" 40 ns 4 All other pulses 20 ns 4 TLP-PER-TX Period of the LP exclusive-OR clock 90 ns deltaV// bar(" tsR ") Slew rate @ Cload = 0pF 500 mV/ns 1, 3, 7, 8 Slew rate @ Cload = 5pF 300 mV//ns 1, 3, 7, 8 Slew rate @ Cload = 20pF 250 mV//ns 1, 3, 7, 8 Slew rate @ ClOAd = 70pF 150 mV//ns 1, 3, 7, 8 Slew rate @ Cload =0 to 70pF (Falling Edge Only) 30 mV//ns 1, 2, 3, 12 25 mV/ns 1, 3, 13, 16| Parameter | Description | | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | TrLP/TfLP | 15%-85% rise time and fall time | | | | 25 | ns | 1 | | Treot | 30%-85% rise time and fall time | | | | 35 | ns | 5,6 | | TLP-PuLSE-TX | Pulse width of the LP <br> exclusive-OR clock | First LP <br> exclusive-OR <br> clock pulse after <br> Stop state or last pulse before Stop state | 40 | | | ns | 4 | | | | All other pulses | 20 | | | ns | 4 | | TLP-PER-TX | Period of the LP exclusive-OR clock | | 90 | | | ns | | | $\delta \mathrm{V} / \overline{\text { tsR }}$ | Slew rate @ Cload = 0pF | | | | 500 | mV/ns | 1, 3, 7, 8 | | | Slew rate @ Cload = 5pF | | | | 300 | $\mathrm{mV/ns}$ | 1, 3, 7, 8 | | | Slew rate @ Cload = 20pF | | | | 250 | $\mathrm{mV/ns}$ | 1, 3, 7, 8 | | | Slew rate @ ClOAd = 70pF | | | | 150 | $\mathrm{mV} / \mathrm{ns}$ | 1, 3, 7, 8 | | | Slew rate @ Cload $=0$ to 70pF (Falling Edge Only) | | 30 | | | $\mathrm{mV/ns}$ | 1, 2, 3, 12 | | | | | 25 | | | mV/ns | 1, 3, 13, 16 |
 注意:

  1. ClOAD 包括低頻等效傳輸線電容。假設 T X T X TXT X 和 RX 的電容始終小於 10pF。對於延遲為 2ns 的傳輸線,分佈線電容可達 50pF。

  2. 當輸出電壓在 400 毫伏到 930 毫伏之間。

  3. 以輸出信號過渡的任何 50 mV 段的平均值進行測量。

  4. 此參數值可能低於 T L P X T L P X T_(LPX)T_{L P X} ,這是由於上升與下降信號斜率和跳脫水平的差異,以及 Dp 和 Dn LP 發射器之間的不匹配。在 HS EoT(從 HS 水平過渡到 LP-11)期間觀察到的任何 LP 獨佔或脈衝都是第 9.2.2 節中所描述的故障行為。

  5. T REOT T REOT  T_("REOT ")T_{\text {REOT }} 的上升時間從差分幅度降至 70 mV 以下的瞬間開始,因為停止了差分驅動。

  6. 在通道的 R X R X RXR X 側的終端中心抽頭上,增加一個介電容量 Cсм betw betw  _("betw ")_{\text {betw }} ,介於 0 和 60 pF 之間

  7. 這個值代表一個分段線性曲線中的拐點。

  8. 當輸出電壓在 VPIN(absmax)指定的範圍內。

  9. 當輸出電壓在 400 毫伏到 700 毫伏之間。

  10. 其中 V O , I N S T V O , I N S T V_(O,INST)V_{O, I N S T} 是瞬時輸出電壓, V D P V D P V_(DP)V_{D P} V D N V D N V_(DN)V_{D N} ,以毫伏為單位。

  11. 當輸出電壓在 700 毫伏到 930 毫伏之間。

  12. 適用於支援的數據速率 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 時。

  13. 適用於支援的數據速率 > 1.5 Gbps 時。

  14. 當輸出電壓在 550 毫伏到 790 毫伏之間

  15. 當輸出電壓在 400 毫伏到 550 毫伏之間

  16. 當輸出電壓在 400 毫伏到 790 毫伏之間

每個 LP 狀態的持續時間都有最低要求。為了確定 LP 狀態的持續時間,Dp 和 Dn 信號線各自與一個共同的觸發水平進行比較。這些比較的結果然後進行異或運算,以產生一個單一的脈衝序列。這個“異或時鐘”的輸出可以用來找出 LP 發射器的最小脈衝寬度輸出。

使用範圍為 [ V IL , Max + V OL,Min, V IH , Min + V Ol,Max V IL , Max + V OL,Min,  V IH , Min + V Ol,Max  V_(IL,Max)+V_("OL,Min, ")V_(IH,Min)+V_("Ol,Max ")\mathrm{V}_{\mathrm{IL}, \mathrm{Max}}+\mathrm{V}_{\text {OL,Min, }} \mathrm{V}_{\mathrm{IH}, \mathrm{Min}}+\mathrm{V}_{\text {Ol,Max }} ] 的常見行程級別,異或時鐘不得包含短於 T Lp-pulse-Tx. T Lp-pulse-Tx.  T_("Lp-pulse-Tx. ")\mathrm{T}_{\text {Lp-pulse-Tx. }} 的脈衝


9.2 接收器特性


9.2.1 高速接收器


HS 接收器是一種差分線接收器。它包含一個可切換的並行輸入終端, Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}} ,位於正輸入引腳 Dp 和負輸入引腳 Dn 之間。圖 51 顯示了使用 PMOS 輸入級的示例實現的簡化圖。


圖 51 HS 接收器實現範例


HS 接收器的差分輸入高低閾值電壓分別用 V IDTH V IDTH  V_("IDTH ")\mathrm{V}_{\text {IDTH }} V IDtL V IDtL  V_("IDtL ")\mathrm{V}_{\text {IDtL }} 表示。 V ILhs V ILhs V_(ILhs)\mathrm{V}_{\mathrm{ILhs}} V IHhs V IHhs V_(IHhs)\mathrm{V}_{\mathrm{IHhs}} 分別是單端輸入低電壓和輸入高電壓。 V CMRX ( DC ) V CMRX ( DC ) V_(CMRX(DC))\mathrm{V}_{\mathrm{CMRX}(\mathrm{DC})} 是差分輸入共模電壓。當兩個信號電壓 V DP V DP V_(DP)\mathrm{V}_{\mathrm{DP}} V DN V DN V_(DN)\mathrm{V}_{\mathrm{DN}} 在共模電壓範圍內,且 V DP V DP V_(DP)\mathrm{V}_{\mathrm{DP}} V DN V DN V_(DN)\mathrm{V}_{\mathrm{DN}} 的電壓差超過 V IDTH V IDTH V_(IDTH)\mathrm{V}_{\mathrm{IDTH}} V IDtl. V IDtl.  V_("IDtl. ")V_{\text {IDtl. }} 時,HS 接收器應能夠在其 Dp 和 Dn 輸入信號引腳上檢測到差分信號。高速接收器應能正確接收高速數據,同時拒絕共模干擾 Δ V CMRX ( HF ) Δ V CMRX ( HF ) DeltaV_(CMRX(HF))\Delta \mathrm{V}_{\mathrm{CMRX}(\mathrm{HF})} Δ V CMRX ( LF ) Δ V CMRX ( LF ) DeltaV_(CMRX(LF))\Delta \mathrm{V}_{\mathrm{CMRX}(\mathrm{LF})}


在 HS 接收器運作期間,HS 接收器的 Dp 和 Dn 引腳之間需要終端阻抗 Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}} 。當模組不處於 HS 接收模式時, Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}} 應禁用。從低功耗模式轉換到 HS 接收模式時,終端阻抗在 Dp 和 Dn 的單端輸入電壓降到 V TERM-EN. V TERM-EN.  V_("TERM-EN. ")\mathrm{V}_{\text {TERM-EN. }} 以下之前不得啟用。為了滿足這一要求,接收器不需要感測 Dp 和 Dn 線來確定何時啟用線終端,而是 LP 到 HS 的轉換時序可以允許線電壓降到適當的水平,然後再啟用線終端。

RX 共模回波損失和 RX 差模回波損失在第 8 節中規定。 C CM C CM C_(CM)\mathrm{C}_{\mathrm{CM}} 是共模交流終端,確保接收器在較高頻率下的正確終端。對於更高的數據速率, C CM C CM C_(CM)\mathrm{C}_{\mathrm{CM}} 在終端中心抽頭處是必需的,以滿足共模反射要求。


當發射器處於半擺動模式時,接收器可以選擇在高速模式下關閉終端以進行較低數據速率的操作。這是一種可選模式,可以在默認模式之外支持。處於未終端模式的接收器不得與 TX 全擺動一起操作。

表 24 HS 接收器直流規格
 參數  描述 Min Nom Max  單位  筆記
V C M R X ( D C ) V C M R X ( D C ) V_(CMRX(DC))V_{C M R X(D C)}

共模電壓 HS 接收模式
Common-mode voltage HS receive mode| Common-mode voltage HS | | :--- | | receive mode |
70 330 mV 1,2
Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}}
差分輸入阻抗
80 100 125 Ω Ω Omega\Omega 3
Z ID _Open Z ID  _Open  Z_(ID" _Open ")\mathrm{Z}_{\mathrm{ID} \text { _Open }}

未終端模式下的差分輸入阻抗
Differential input impedance in unterminated mode| Differential input impedance in | | :--- | | unterminated mode |
10 K - - Ω Ω Omega\Omega 4
Parameter Description Min Nom Max Units Notes V_(CMRX(DC)) "Common-mode voltage HS receive mode" 70 330 mV 1,2 Z_(ID) Differential input impedance 80 100 125 Omega 3 Z_(ID" _Open ") "Differential input impedance in unterminated mode" 10 K - - Omega 4| Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $V_{C M R X(D C)}$ | Common-mode voltage HS <br> receive mode | 70 | | 330 | mV | 1,2 | | $\mathrm{Z}_{\mathrm{ID}}$ | Differential input impedance | 80 | 100 | 125 | $\Omega$ | 3 | | $\mathrm{Z}_{\mathrm{ID} \text { _Open }}$ | Differential input impedance in <br> unterminated mode | 10 K | - | - | $\Omega$ | 4 |
 注意:

  1. 排除 450 MHz 以上可能額外的 100 mV 峰值正弦波射頻干擾。

  2. 此表格值包括發射器和接收器之間的地面差異為 50 mV,靜態共模電平容差和 450 MHz 以下的變化

  3. Z I D Z I D Z_(ID)Z_{I D} 在未終止模式下可以高於 125 歐姆。

  4. HS-RX 的未終止模式是可選的。此模式僅在發射器處於半擺動模式時使用。ZID_OPEN 定義為最大幅度為 \mid Vod_Halswing| 的差分電壓,並在 VCMTX_Halfswing 的共模電壓範圍內。
 參數  描述 Min Nom Max  單位  筆記
Δ V CMRX(HF) Δ V CMRX(HF)  DeltaV_("CMRX(HF) ")\Delta V_{\text {CMRX(HF) }}
450 MHz 以上的共模干擾
100 mV 2,5
50 mV 2, 6
Δ V CMRX ( LF ) Δ V CMRX ( LF ) DeltaV_(CMRX(LF))\Delta \mathrm{V}_{\mathrm{CMRX}(\mathrm{LF})}  共模干擾
50 MHz 450 MHz 50 MHz 450 MHz 50MHz-450MHz50 \mathrm{MHz}-450 \mathrm{MHz}
-50 50 mV 1,4,5
-25 25 mV 1,4,6
V IDTH V IDTH  V_("IDTH ")\mathrm{V}_{\text {IDTH }}
差分輸入高閾值
70 mV 5
40 mV 6
VIDTL
差分輸入低閾值
-70 mV 5
-40 mV 6
V IHHS V IHHS  V_("IHHS ")\mathrm{V}_{\text {IHHS }}
單端輸入高電壓
460 mV 7
VILHS
單端輸入低電壓
40 40 -40-40 mV 7
V TERM-EN V TERM-EN  V_("TERM-EN ")V_{\text {TERM-EN }}
單端閾值以啟用 HS 終端
450 mV
C cm C cm  C_("cm ")\mathrm{C}_{\text {cm }}  共模終端 60 pF 3
Parameter Description Min Nom Max Units Notes DeltaV_("CMRX(HF) ") Common-mode interference beyond 450 MHz 100 mV 2,5 50 mV 2, 6 DeltaV_(CMRX(LF)) Common-mode interference50MHz-450MHz -50 50 mV 1,4,5 -25 25 mV 1,4,6 V_("IDTH ") Differential input high threshold 70 mV 5 40 mV 6 VIDTL Differential input low threshold -70 mV 5 -40 mV 6 V_("IHHS ") Single-ended input high voltage 460 mV 7 VILHS Single-ended input low voltage -40 mV 7 V_("TERM-EN ") Single-ended threshold for HS termination enable 450 mV C_("cm ") Common-mode termination 60 pF 3| Parameter | Description | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | $\Delta V_{\text {CMRX(HF) }}$ | Common-mode interference beyond 450 MHz | | | 100 | mV | 2,5 | | | | | | 50 | mV | 2, 6 | | $\Delta \mathrm{V}_{\mathrm{CMRX}(\mathrm{LF})}$ | Common-mode interference$50 \mathrm{MHz}-450 \mathrm{MHz}$ | -50 | | 50 | mV | 1,4,5 | | | | -25 | | 25 | mV | 1,4,6 | | $\mathrm{V}_{\text {IDTH }}$ | Differential input high threshold | | | 70 | mV | 5 | | | | | | 40 | mV | 6 | | VIDTL | Differential input low threshold | -70 | | | mV | 5 | | | | -40 | | | mV | 6 | | $\mathrm{V}_{\text {IHHS }}$ | Single-ended input high voltage | | | 460 | mV | 7 | | VILHS | Single-ended input low voltage | $-40$ | | | mV | 7 | | $V_{\text {TERM-EN }}$ | Single-ended threshold for HS termination enable | | | 450 | mV | | | $\mathrm{C}_{\text {cm }}$ | Common-mode termination | | | 60 | pF | 3 |
 注意:

  1. 不包括 50 mV 的「靜態」地面偏移

  2. Δ V C M R X ( H F ) Δ V C M R X ( H F ) DeltaV_(CMRX(HF))\Delta V_{C M R X(H F)} 是疊加在接收器輸入上的正弦波的峰值振幅。

  3. 對於較高的比特率,需要一個 14pF 的電容器來滿足共模回損規範。

  4. 與直流平均共模電位相比的電壓差。

  5. 對於支持數據速率 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 的設備。

  6. 對於支持數據速率 > 1.5 Gbps 的設備。

  7. 排除 450 MHz 以上可能額外的 100 mV 峰值正弦波射頻干擾。


9.2.2 低功耗接收器


低功耗接收器是一種未終止的單端接收器電路。LP 接收器用於檢測每個引腳上的低功耗狀態。為了提高穩健性,LP 接收器應過濾噪聲脈衝和射頻干擾。建議實施者優化 LP 接收器設計以降低功耗。


輸入的低電壓 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 是接收器需要檢測輸入信號低狀態的電壓。在超低功耗狀態下,可能使用較低的輸入電壓 V V IL ulps V IL ulps V_(IL-ulps)\mathrm{V}_{\mathrm{IL}-\mathrm{ulps}} V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 大於 HS 傳輸期間的最大單端線電壓。因此,LP 接收器在 HS 信號傳輸期間應檢測低電平。


輸入的高電壓 V IH V IH V_(IH)\mathrm{V}_{\mathrm{IH}} 是接收器需要檢測輸入信號高狀態的電壓。為了降低接收到的信號的噪聲敏感度,LP 接收器應該包含滯後特性,滯後電壓定義為 V HYSt V HYSt  V_("HYSt ")\mathrm{V}_{\text {HYSt }}


LP 接收器應拒絕任何小於 e SPIKE. e SPIKE.  e_("SPIKE. ")\mathrm{e}_{\text {SPIKE. }} 的輸入信號。寬於 T MIN RX T MIN RX T_(MIN-RX)\mathrm{T}_{\mathrm{MIN}-\mathrm{RX}} 的信號脈衝應通過 LP 接收器傳播。

此外,LP 接收器應能容忍在所需的線信號上方的重疊射頻干擾。這意味著需要一個輸入信號濾波器。LP 接收器應滿足所有對於峰值幅度 V INT V INT  V_("INT ")\mathrm{V}_{\text {INT }} 和頻率 f INT f INT  f_("INT ")\mathrm{f}_{\text {INT }} 的干擾規範。干擾不應在信號過渡期間引起故障或不正確的操作。


圖 52 低功耗接收器的輸入故障拒絕
 參數  描述 Min Nom Max  單位  筆記
V IH V IH V_(IH)\mathrm{V}_{\mathrm{IH}}
邏輯 1 輸入電壓
880 mV 1
740 mV 2
V IL V IL V_(IL)\mathrm{~V}_{\mathrm{IL}}

邏輯 0 輸入電壓,未處於 ULP 狀態
Logic 0 input voltage, not in ULP State| Logic 0 input voltage, not in ULP | | :--- | | State |
550 mV
V IL ULPS V IL ULPS V_(IL-ULPS)\mathrm{V}_{\mathrm{IL}-\mathrm{ULPS}}
邏輯 0 輸入電壓,ULP 狀態
300 mV
V HYST V HYST V_(HYST)\mathrm{V}_{\mathrm{HYST}}  輸入滯後 25 mV
Parameter Description Min Nom Max Units Notes V_(IH) Logic 1 input voltage 880 mV 1 740 mV 2 V_(IL) "Logic 0 input voltage, not in ULP State" 550 mV V_(IL-ULPS) Logic 0 input voltage, ULP State 300 mV V_(HYST) Input hysteresis 25 mV | Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $\mathrm{V}_{\mathrm{IH}}$ | Logic 1 input voltage | 880 | | | mV | 1 | | | | 740 | | | mV | 2 | | $\mathrm{~V}_{\mathrm{IL}}$ | Logic 0 input voltage, not in ULP <br> State | | | 550 | mV | | | $\mathrm{V}_{\mathrm{IL}-\mathrm{ULPS}}$ | Logic 0 input voltage, ULP State | | | 300 | mV | | | $\mathrm{V}_{\mathrm{HYST}}$ | Input hysteresis | 25 | | | mV | |
 注意:

  1. 適用於支援的數據速率 <= 1.5 <= 1.5 <=1.5<=1.5 Gbps。

  2. 適用於支援的數據速率 > 1.5 Gbps > 1.5 Gbps > 1.5Gbps>1.5 \mathrm{Gbps} 時。

表 27 LP 接收器交流規格
 參數  描述 Min Nom Max  單位  筆記
eSPIKE  輸入脈衝拒絕 300 V ps V ps V*ps\mathrm{~V} \cdot \mathrm{ps} 1 , 2 , 3 1 , 2 , 3 1,2,31,2,3
T MIN-RX V INT V INT  ^(V_("INT "))^{V_{\text {INT }}}
最小脈衝寬度響應
20 ns 4
f INT f INT  f_("INT ")\mathrm{f}_{\text {INT }}
峰值干擾幅度
200 mV
Parameter Description Min Nom Max Units Notes eSPIKE Input pulse rejection 300 V*ps 1,2,3 T MIN-RX ^(V_("INT ")) Minimum pulse width response 20 ns 4 f_("INT ") Peak interference amplitude 200 mV | Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | eSPIKE | Input pulse rejection | | | 300 | $\mathrm{~V} \cdot \mathrm{ps}$ | $1,2,3$ | | T MIN-RX $^{V_{\text {INT }}}$ | Minimum pulse width response | 20 | | | ns | 4 | | $\mathrm{f}_{\text {INT }}$ | Peak interference amplitude | | | 200 | mV | |
 注意:

  1. 在 LP-0 狀態下,當尖峰高於 V I L V I L V_(IL)V_{I L} 時的時間-電壓積分,或在 L P 1 L P 1 LP-1L P-1 狀態下低於 V I H V I H V_(IH)V_{I H} 時的時間-電壓積分。eSpike 生成將確保尖峰同時穿越 V I L , m a x V I L , m a x V_(IL,max)V_{I L, m a x} V I H , m i n V I H , m i n V_(IH,min)V_{I H, m i n} 水平。

  2. 小於這個的脈衝將不會改變接收器的狀態。

  3. 除了所需的故障拒絕外,實施者應確保拒絕已知的射頻干擾源。

  4. 超過此值的輸入脈衝將切換輸出。


9.3 線路競爭檢測


低功耗接收器和單獨的競爭檢測器(LP-CD)應用於雙向數據通道,以監控每個低功耗信號的線電壓。這是為了檢測線路競爭,如第 7.1 節所述。當 LP 發射器驅動高電平且引腳電壓小於 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 時,低功耗接收器應用於檢測 LP 高故障。請參閱表 26。當 LP 發射器驅動低電平且引腳電壓大於 V IHCD V IHCD V_(IHCD)\mathrm{V}_{\mathrm{IHCD}} 時,LP-CD 應用於檢測 LP 低故障。請參閱表 28。當引腳電壓小於 V ILCD V ILCD  V_("ILCD ")\mathrm{V}_{\text {ILCD }} 時,將不會檢測到 LP 低故障。

競爭檢測器的一般操作應類似於具有較低閾值電壓的 LP 接收器。雖然直流規格不同,但 LP-CD 的交流規格被定義為與 LP 接收器相匹配,並且 LP-CD 應滿足表 27 中列出的規格,除了 T MIN-RX. T MIN-RX.  T_("MIN-RX. ")\mathrm{T}_{\text {MIN-RX. }} 。LP-CD 應充分過濾輸入信號,以避免在短事件上產生誤觸發。

LP-CD 閾值電壓 ( V ILCD , V IHCD V ILCD  , V IHCD  V_("ILCD "),V_("IHCD ")\mathrm{V}_{\text {ILCD }}, \mathrm{V}_{\text {IHCD }} ) 與正常信號電壓一起顯示在圖 53 中。


圖 53 信號和競爭電壓水平


表 28 競爭檢測器 (LP-CD) 直流規格
 參數  描述 Min Nom Max  單位  筆記
V IHCD V IHCD  V_("IHCD ")V_{\text {IHCD }}
邏輯 1 競爭閾值
450 mV
V ILCD V ILCD  V_("ILCD ")V_{\text {ILCD }}
邏輯 0 爭用閾值
200 mV
Parameter Description Min Nom Max Units Notes V_("IHCD ") Logic 1 contention threshold 450 mV V_("ILCD ") Logic 0 contention threshold 200 mV | Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $V_{\text {IHCD }}$ | Logic 1 contention threshold | 450 | | | mV | | | $V_{\text {ILCD }}$ | Logic 0 contention threshold | | | 200 | mV | |


9.4 輸入特性


當施加一個在信號電壓範圍內的直流信號 V PIN V PIN  V_("PIN ")\mathrm{V}_{\text {PIN }} 到一個引腳針上時,PHY 內部的結構不得損壞,且施加時間不得定義。 V PIN(absmax) V PIN(absmax)  V_("PIN(absmax) ")\mathrm{V}_{\text {PIN(absmax) }} 是發射器引腳的最大瞬態輸出電壓。發射器的輸出引腳電壓不得超過 V PIN,MAX V PIN,MAX  V_("PIN,MAX ")\mathrm{V}_{\text {PIN,MAX }} ,持續時間不得超過 T VPIN ( absmax) T VPIN (  absmax)  T_(VPIN(" absmax) ")\mathrm{T}_{\mathrm{VPIN}(\text { absmax) }} 。當 PHY 處於低功耗接收模式時,當引腳信號電壓在 V PIN V PIN V_(PIN)\mathrm{V}_{\mathrm{PIN}} 的信號電壓範圍內時,引腳針的漏電流應為 I LEAK I LEAK  I_("LEAK ")\mathrm{I}_{\text {LEAK }} I LEAK I LEAK  I_("LEAK ")\mathrm{I}_{\text {LEAK }} 的規範通過限制 LP 發射器的最大負載電流來保證任何 PHY 在 LP 模式下的互操作性。圖 54 顯示了一個漏電流測量的示例測試電路。


主設備和從設備之間的地面供電電壓變化應小於 V GNDSH V GNDSH V_(GNDSH)\mathrm{V}_{\mathrm{GNDSH}}


圖 54 引腳漏電測量示例電路


表 29 引腳特性規格
 參數  描述 Min Nom Max  單位  筆記
VPin
引腳信號電壓範圍
-50 1350 mV
ILEAK  引腳漏電流 -100 100 μ A μ A muA\mu \mathrm{A} 1
VGNDSH  地面移動 -50 50 mV
-5 5 mV 4
VPIn(absmax)
瞬態針電壓水平
0.15 0.15 -0.15-0.15 1.45 V 3
TVPIN(absmax)
最大瞬時時間高於 V PIN ( max ) V PIN ( max ) V_(PIN(max))\mathrm{V}_{\mathrm{PIN}(\max )} 或低於 V PIN ( min ) V PIN ( min ) V_(PIN(min))\mathrm{V}_{\mathrm{PIN}(\min )}
20 ns 2
Parameter Description Min Nom Max Units Notes VPin Pin signal voltage range -50 1350 mV ILEAK Pin leakage current -100 100 muA 1 VGNDSH Ground shift -50 50 mV -5 5 mV 4 VPIn(absmax) Transient pin voltage level -0.15 1.45 V 3 TVPIN(absmax) Maximum transient time above V_(PIN(max)) or below V_(PIN(min)) 20 ns 2| Parameter | Description | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | VPin | Pin signal voltage range | -50 | | 1350 | mV | | | ILEAK | Pin leakage current | -100 | | 100 | $\mu \mathrm{A}$ | 1 | | VGNDSH | Ground shift | -50 | | 50 | mV | | | | | -5 | | 5 | mV | 4 | | VPIn(absmax) | Transient pin voltage level | $-0.15$ | | 1.45 | V | 3 | | TVPIN(absmax) | Maximum transient time above $\mathrm{V}_{\mathrm{PIN}(\max )}$ or below $\mathrm{V}_{\mathrm{PIN}(\min )}$ | | | 20 | ns | 2 |
 注意:

  1. 當墊電壓在信號電壓範圍從 V G N D S H , M I N V G N D S H , M I N V_(GNDSH,MIN)V_{G N D S H, M I N} V O H + V G N D S H , M A x V O H + V G N D S H , M A x V_(OH)+V_(GNDSH,MAx)V_{O H}+V_{G N D S H, M A x} 且通道模組處於 LP 接收模式時。

  2. 在任何 LP-0 到 LP-1 的轉換或反之之後,超過 VPIN 的電壓過沖和欠沖僅在單個 20ns 的窗口內被允許。在所有其他情況下,它必須保持在 VPIN 範圍內。

  3. 此值包括地面位移。

  4. 在半擺動模式下操作時地面會移動。


10 高速數據時鐘定時


本節指定了高速信號接口所需的時序,與信號的電氣特性無關。PHY 是一個在前向方向上的源同步接口。在前向或反向信號模式中,僅應有一個時鐘源。在反向方向上,時鐘在前向方向上發送,並使用四個可能邊緣中的一個來啟動數據。


數據傳輸可以以任何高於指定的最小數據比特率的速率進行。


圖 55 顯示了一個 PHY 配置的範例,包括指定時序的合規測量平面。請注意,由於寄生效應導致每個封裝內的信號衰減的影響已包含在發射器和接收器的時序預算中,而不包括在互連衰減預算中。詳情請參見第 8 節。


圖 55 概念性 D-PHY 數據和時鐘時序合規性測量平面


10.1 高速時鐘定時


鏈路的主端應向從端發送差分時鐘信號以用於數據取樣。該信號應為 DDR(半速)時鐘,並且每個數據位時間應有一次轉換。所有正確數據取樣所需的時序關係均相對於時鐘轉換定義。因此,實現可以在時鐘上使用頻率擴展調製以減少電磁干擾。

DDR 時鐘信號應與數據信號保持四分之一相位關係。數據應在時鐘信號的上升沿和下降沿進行取樣。“上升沿”一詞指的是差分信號的上升沿,即 CLKp - CLKn,對於“下降沿”也是如此。因此,時鐘信號的週期應為兩個連續瞬時數據位時間的總和。此關係如圖 56 所示。

請注意,圖 56 中所示的用戶介面是瞬時用戶介面。實施者應指定給定實施的最大數據速率和相應的最大時鐘頻率,fh MAX MAX _(MAX)_{\mathrm{MAX}} 。有關 fh MAX fh MAX  fh_("MAX ")\mathrm{fh}_{\text {MAX }} 的描述,請參見第 8.3 節。


圖 56 DDR 時鐘定義


如圖 55 所示,使用相同的時鐘源來生成 DDR 時鐘並啟動串行數據。由於時鐘和數據信號在指定的偏移通道中一起傳播,因此可以直接使用時鐘來對接收器中的數據線進行取樣。這樣的系統可以容納由 Δ U I Δ U I Delta UI\Delta U I 定義的持續突發中的瞬時 UI 變化。


允許的瞬時 UI 變化可能會導致大型的瞬時數據速率變化。因此,設備應該用適當的邏輯來適應這些瞬時變化。建議設備使用某種方法來適應這些瞬時變化,例如在 PHY 外部使用適當的 FIFO 邏輯,或為通道模塊提供準確的時鐘源以消除這些瞬時變化,或者 PHY 外部的數據接收器可以設計為能夠容忍 UI 變化。時鐘信號的 UI INST UI INST  UI_("INST ")\mathrm{UI}_{\text {INST }} 規範在表 30 中總結。

表 30 時鐘信號規範
 時鐘參數  符號 Min Typ Max  單位  筆記
 UI 瞬時 Ulinst 12.5 ns 1,2
 UI 變體 UUI 10 % 10 % -10%-10 \% 10 % 10 % 10%10 \% UI
 週期抖動 5 % 5 % -5%-5 \% 5 % 5 % 5%5 \% 3
Clock Parameter Symbol Min Typ Max Units Notes UI instantaneous Ulinst 12.5 ns 1,2 UI variation UUI -10% 10% UI Period Jitter -5% 5% 3| Clock Parameter | Symbol | Min | Typ | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | UI instantaneous | Ulinst | | | 12.5 | ns | 1,2 | | UI variation | UUI | $-10 \%$ | | $10 \%$ | UI | | | Period Jitter | | $-5 \%$ | | $5 \%$ | | 3 |
 注意:

  1. 此值對應於最低操作數據速率為 80 Mbps。此瞬時值未考慮由於抖動或 SSC 調製引起的 UI 變化。

  2. 在任何單一位元期間內,不得違反最小 UI,即在數據突發中的任何 DDR 半週期內。允許的瞬時 UI 變化可能會導致瞬時數據速率變化。因此,設備應該要麼使用適當的 FIFO 邏輯來適應這些瞬時變化,這些邏輯位於 PHY 之外,或者提供準確的時鐘源給通道模組,以消除這些瞬時變化。

  3. 0.444 n s 0.444 n s 0.444 ns <=0.444 n s \leq UI < 0.8 n s < 0.8 n s < 0.8 ns<0.8 n s 時,在單一脈衝內(32 K 週期)。這是上升到上升邊緣。


10.2 前向高速數據傳輸時序


DDR 時鐘差分信號與數據差分信號的時序關係如圖 57 所示。數據以與時鐘的正交關係發送,使得接收器可以直接使用時鐘信號邊緣來取樣接收到的數據。

發射器應確保在傳輸突發的第一個有效載荷位元期間發送 DDR 時鐘的上升邊緣,以便接收器可以在上升時鐘邊緣對第一個有效載荷位元進行取樣,第二個位元可以在下降邊緣進行取樣,所有後續位元可以在交替的上升和下降邊緣進行取樣。


所有時間值都是相對於實際觀察到的時鐘差分信號的交叉進行測量的。由於此水平變化所造成的影響已包含在時鐘到數據的時間預算中。


接收器輸入偏移和閾值效應應作為接收器設置和保持參數的一部分進行考慮。

圖 57 數據到時鐘定義


10.2.1 數據時鐘時序規範


10.2.1.1 數據速率 0.08 0.08 >= 0.08\geq 0.08 Gbps 和 1 1 <= 1\leq 1 Gbps


圖 58 中顯示的數據時鐘定時參數在表 31 中指定。偏差規範 T SKEW[TX] T SKEW[TX]  T_("SKEW[TX] ")\mathrm{T}_{\text {SKEW[TX] }} 是數據發送時間與理想 1 / 2 UI INST 1 / 2 UI INST  1//2UI_("INST ")1 / 2 \mathrm{UI}_{\text {INST }} 偏移的正交時鐘邊緣之間的允許偏差。設置時間和保持時間,分別為 T SETUP [ RX ] T SETUP [ RX ] T_(SETUP[RX])\mathrm{T}_{\mathrm{SETUP[RX}]} T HOLD [ RX ] T HOLD [ RX ] T_(HOLD[RX])\mathrm{T}_{\mathrm{HOLD}[\mathrm{RX}]} ,描述了數據和時鐘信號之間的定時關係。 T SETUP [ RX ] T SETUP [ RX ] T_(SETUP[RX])\mathrm{T}_{\mathrm{SETUP[RX]}} 是數據在上升或下降時鐘邊緣之前必須存在的最小時間, T HOLD [ RX ] T HOLD [ RX ] T_(HOLD[RX])\mathrm{T}_{\mathrm{HOLD}[\mathrm{RX}]} 是數據在上升或下降時鐘邊緣之後必須保持其當前狀態的最小時間。接收器的定時預算規範應表示接收器可觀察到的最小變化,接收器將在最大指定可接受位錯誤率下運行。

表 31 0.08 0.08 >= 0.08\geq 0.08 Gbps 和 1 1 <= 1\leq 1 Gbps 的數據時鐘時序規範
 參數  符號 Min Max  單位  注意
HS-TX Timing

TX 數據到時鐘偏移
TsKEW[TX] -0.15 0.15 Ulhs 1
HS-RX Timing

RX 數據到時鐘設置時間容差
TSETUP[Rx] 0.15 Ulhs 1

RX 數據到時鐘保持時間容差
THold[RX] 0.15 Ulhs 1
 頻道時序

通道數據到時鐘偏移
TSKEw[TLIS] -0.2 0.2 UlHS
Parameter Symbol Min Max Unit Note HS-TX Timing TX Data to Clock Skew TsKEW[TX] -0.15 0.15 Ulhs 1 HS-RX Timing RX Data to Clock Setup Time Tolerance TSETUP[Rx] 0.15 Ulhs 1 RX Data to Clock Hold Time Tolerance THold[RX] 0.15 Ulhs 1 Channel Timing Channel Data to Clock Skew TSKEw[TLIS] -0.2 0.2 UlHS | Parameter | Symbol | Min | Max | Unit | Note | | :---: | :---: | :---: | :---: | :---: | :---: | | HS-TX Timing | | | | | | | TX Data to Clock Skew | TsKEW[TX] | -0.15 | 0.15 | Ulhs | 1 | | HS-RX Timing | | | | | | | RX Data to Clock Setup Time Tolerance | TSETUP[Rx] | 0.15 | | Ulhs | 1 | | RX Data to Clock Hold Time Tolerance | THold[RX] | 0.15 | | Ulhs | 1 | | Channel Timing | | | | | | | Channel Data to Clock Skew | TSKEw[TLIS] | -0.2 | 0.2 | UlHS | |

 注意:


  1. 所有抖動規範均以 100 歐姆差分終端指定


10.2.1.2 數據速率 > 1 > 1 > 1>1 Gbps 和 <=\leq 1.5 Gbps


傳輸器、接收器和通道之間的時間預算已調整,以支持最高數據速率為 1.5 Gbps。

表 32 > 1 > 1 > 1>\mathbf{1} Gbps 和 1.5 1.5 <= 1.5\leq 1.5 Gbps 的數據時鐘時序規範
 參數  符號 Min Max  單位  注意
HS-TX Timing

TX 數據到時鐘偏移
TSKEW[TX] 0.2 0.2 -0.2-0.2 0.2 Ulhs 1
HS-RX Timing

RX 數據到時鐘設置時間容差
TsetuP[Rx] 0.2 Ulhs 1

RX 數據到時鐘保持時間容差
THOLd[RX] 0.2 Ulhs 1
 頻道時序

通道數據到時鐘偏移
TSKEW[TLIS] -0.1 0.1 Ulhs
Parameter Symbol Min Max Unit Note HS-TX Timing TX Data to Clock Skew TSKEW[TX] -0.2 0.2 Ulhs 1 HS-RX Timing RX Data to Clock Setup Time Tolerance TsetuP[Rx] 0.2 Ulhs 1 RX Data to Clock Hold Time Tolerance THOLd[RX] 0.2 Ulhs 1 Channel Timing Channel Data to Clock Skew TSKEW[TLIS] -0.1 0.1 Ulhs | Parameter | Symbol | Min | Max | Unit | Note | | :---: | :---: | :---: | :---: | :---: | :---: | | HS-TX Timing | | | | | | | TX Data to Clock Skew | TSKEW[TX] | $-0.2$ | 0.2 | Ulhs | 1 | | HS-RX Timing | | | | | | | RX Data to Clock Setup Time Tolerance | TsetuP[Rx] | 0.2 | | Ulhs | 1 | | RX Data to Clock Hold Time Tolerance | THOLd[RX] | 0.2 | | Ulhs | 1 | | Channel Timing | | | | | | | Channel Data to Clock Skew | TSKEW[TLIS] | -0.1 | 0.1 | Ulhs | |

 注意:


  1. 所有抖動規範均以 100 歐姆差分終端指定


10.2.1.3 數據速率 > 1.5 Gbps 和 <=\leq 4.5 Gbps


為了實現更高的數據傳輸速率,抖動規範已根據目標比特錯誤率(BER) 10 12 10 12 10^(-12)10^{-12} 分解為確定性抖動和隨機抖動。滿足抖動規範是建議,而滿足眼圖規範則是要求。

表 33 超過 1.5 Gbps 和 4.5 4.5 <= 4.5\leq 4.5 Gbps 的數據時鐘時序規範
 參數  符號 Min Max  單位  注意
HS-TX Timing

TX 數據到時鐘總抖動
TJtX 0.3 Ulhs 1

TX 數據到時鐘確定性抖動
DJTX 0.2 UlHs 1

TX 數據到時鐘隨機抖動
RJTX 0.1 Ulhs 1

TX 靜態數據到時鐘偏移
Tskew[TX] static 0.2 0.2 -0.2-0.2 0.2 Ulhs 1
HS-RX Timing

RX 數據到時鐘總抖動容忍度
TJRX 0.50 Ulhs 1

RX 數據到時鐘確定性抖動容忍度
DJRX 0.40 Ulhs 1

RX 數據到時鐘隨機抖動容忍度
RJRx 0.10 Ulhs 1

RX 靜態數據到時鐘偏差容忍度
TSKEW[RX] static -0.3 0.3 Ulhs 1
 頻道時序

通道靜態數據到時鐘偏移
TSKEW[TLIS] static -0.1 0.1 Ulhs
 BER 的限制

目標比特錯誤率
BER 10 12 10 12 10^(-12)10^{-12}

Q 因子對於比特錯誤率
Qber 7.0345
Parameter Symbol Min Max Unit Note HS-TX Timing TX Data to Clock Total Jitter TJtX 0.3 Ulhs 1 TX Data to Clock Deterministic Jitter DJTX 0.2 UlHs 1 TX Data to Clock Random Jitter RJTX 0.1 Ulhs 1 TX Static Data to Clock Skew Tskew[TX] static -0.2 0.2 Ulhs 1 HS-RX Timing RX Data to Clock Total Jitter Tolerance TJRX 0.50 Ulhs 1 RX Data to Clock Deterministic Jitter Tolerance DJRX 0.40 Ulhs 1 RX Data to Clock Random Jitter Tolerance RJRx 0.10 Ulhs 1 RX Static Data to Clock Skew Tolerance TSKEW[RX] static -0.3 0.3 Ulhs 1 Channel Timing Channel Static Data to Clock Skew TSKEW[TLIS] static -0.1 0.1 Ulhs Limit for BER Target Bit Error Rate BER 10^(-12) Q Factor for BER Qber 7.0345 | Parameter | Symbol | Min | Max | Unit | Note | | :---: | :---: | :---: | :---: | :---: | :---: | | HS-TX Timing | | | | | | | TX Data to Clock Total Jitter | TJtX | | 0.3 | Ulhs | 1 | | TX Data to Clock Deterministic Jitter | DJTX | | 0.2 | UlHs | 1 | | TX Data to Clock Random Jitter | RJTX | | 0.1 | Ulhs | 1 | | TX Static Data to Clock Skew | Tskew[TX] static | $-0.2$ | 0.2 | Ulhs | 1 | | HS-RX Timing | | | | | | | RX Data to Clock Total Jitter Tolerance | TJRX | 0.50 | | Ulhs | 1 | | RX Data to Clock Deterministic Jitter Tolerance | DJRX | 0.40 | | Ulhs | 1 | | RX Data to Clock Random Jitter Tolerance | RJRx | 0.10 | | Ulhs | 1 | | RX Static Data to Clock Skew Tolerance | TSKEW[RX] static | -0.3 | 0.3 | Ulhs | 1 | | Channel Timing | | | | | | | Channel Static Data to Clock Skew | TSKEW[TLIS] static | -0.1 | 0.1 | Ulhs | | | Limit for BER | | | | | | | Target Bit Error Rate | BER | | $10^{-12}$ | | | | Q Factor for BER | Qber | | 7.0345 | | |
 注意:

  1. 所有抖動規範均以 100 歐姆差分終端指定


10.2.2 規範性擴頻時鐘(SSC)


擴頻時鐘(有時稱為“頻譜擴展時鐘”)是一種常見技術,通過在發射器的時鐘上添加低頻調製來減少峰值排放。

所有符合 DPHY 2.0 標準的發射器應根據表 34 支持 SSC,以便在超過 2.5 Gbps 的數據速率下運行。

所有符合 DPHY 2.0 標準的接收器應支持根據表 34 的 SSC,以便在超過 2.5 Gbps 的數據速率下運行。


所有符合 DPHY 2.0 標準的發射器應提供系統集成商一種機制來啟用/禁用 SSC 傳輸。

SSC 可以在 HS 數據傳輸模式中使用。如果在 HS 數據傳輸模式中使用,SSC 傳輸在整個模式中應保持一致。


SSC 不應在逃脫模式下使用。


SSC 應在發射器內實施,使得時鐘和所有高速數據通道之間共用單一調製配置、單一調製速率和單一 SSC 偏差。


所有 SSC 參數均為 HS 時鐘定義。


使用三角形輪廓的調變來擴展頻率應該是基準。實施者可以通過使用更複雜的調變輪廓來進一步減少排放。

表 34 擴頻時鐘要求
 參數  符號 Min Max  單位  筆記
 調變速率 Tssc_MOD_RATE 30 33 kHz
 SSC 偏差 Tssc_FREQ_DEV -5000 0 PPM 1,2
SSC df/dt SSC df/dt df/dt  _("df/dt ")_{\text {df/dt }} N/A 1250 PPM/ / se / se //se/ \mathrm{se} 3 , 4 , 5 3 , 4 , 5 3,4,53,4,5
Parameter Symbol Min Max Units Notes Modulation Rate Tssc_MOD_RATE 30 33 kHz SSC Deviation Tssc_FREQ_DEV -5000 0 PPM 1,2 SSC df/dt SSC _("df/dt ") N/A 1250 PPM/ //se 3,4,5| Parameter | Symbol | Min | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | | Modulation Rate | Tssc_MOD_RATE | 30 | 33 | kHz | | | SSC Deviation | Tssc_FREQ_DEV | -5000 | 0 | PPM | 1,2 | | SSC df/dt | SSC $_{\text {df/dt }}$ | N/A | 1250 | PPM/ $/ \mathrm{se}$ | $3,4,5$ |
 注意:

  1. 所需的 SSC 偏差也稱為“下擴散”。

  2. 任何 SSC 偏差顯著小於 5000 PPM 的實現可能在低於 1 GHz 時鐘速率(數據速率<2 Gbps)的 EMI 測試中失敗。

  3. df/dt 限制應適用於時鐘和所有數據通道。

  4. 在最高數據速率下,使用交替的 010101010…輸入模式在 0.5 μ s 0.5 μ s 0.5 mus0.5 \mu \mathrm{~s} 間隔內進行測量。測量結果應使用截止頻率為調變速率 60 倍的濾波器進行低通濾波。濾波器的阻帶衰減應為每十倍頻率 40 dB 的二階低通濾波器。通過檢查低通濾波後的波形來評估最大 df/dt。

  5. 最大變化率為 1250 PPM/ μ μ mu\mu s 限制了 df/dt 的絕對值。


10.2.3 發射器眼圖規範


下方所示的眼圖規範適用於數據速率大於 1.5 Gbps 且小於或等於 4.5 Gbps 的發射器,並針對轉發時鐘的差分零點規範差分數據信號。此發射器眼圖規範適用於通過 TLIS 中描述的參考通道和 100 歐姆的差分終端後。為了降低驗證時間,規範了較高 BER 的按比例眼圖。


圖 58 TX 眼圖規範


表 35 發射器眼圖規範
 比特錯誤率 TEYE_TX VDIF_TX
10 12 10 12 10^(-12)10^{-12} 0.5 UI  40 毫伏

10 6 10 6 10^(-6)10^{-6} (按比例計算以進行驗證)
10^(-6) (Prorated for Validation)| $10^{-6}$ | | :---: | | (Prorated for Validation) |
0.53 UI 47 mV
Bit Error Rate TEYE_TX VDIF_TX 10^(-12) 0.5 UI 40 mV "10^(-6) (Prorated for Validation)" 0.53 UI 47 mV| Bit Error Rate | TEYE_TX | VDIF_TX | | :---: | :---: | :---: | | $10^{-12}$ | 0.5 UI | 40 mV | | $10^{-6}$ <br> (Prorated for Validation) | 0.53 UI | 47 mV |

圖 59 發射器眼圖驗證設置


10.2.4 接收器眼圖規範


下面顯示的接收器眼圖規範定義了接收器在 Rx 焊盤注入時應容忍的最壞情況眼圖。此眼圖規範適用於數據速率在 1.5 Gbps 到 4.5 Gbps 之間運行的接收器。


圖 60 接收器眼圖規範


表 36 接收器眼圖規範
 比特錯誤率 TEYE_RX VDIF_RX
10 12 10 12 10^(-12)10^{-12} 0.5 UI  40 毫伏

10 6 10 6 10^(-6)10^{-6} (按比例計算以進行驗證)
10^(-6) (Prorated for Validation)| $10^{-6}$ | | :---: | | (Prorated for Validation) |
0.53 UI 47 mV
Bit Error Rate TEYE_RX VDIF_RX 10^(-12) 0.5 UI 40 mV "10^(-6) (Prorated for Validation)" 0.53 UI 47 mV| Bit Error Rate | TEYE_RX | VDIF_RX | | :---: | :---: | :---: | | $10^{-12}$ | 0.5 UI | 40 mV | | $10^{-6}$ <br> (Prorated for Validation) | 0.53 UI | 47 mV |

圖 61 接收器眼圖驗證設置


10.3 反向高速數據傳輸時序


本節僅適用於包含反向高速數據傳輸功能的半雙工通道模塊。


一條通道通過第 6.5 節中規定的鏈路回轉程序進入反向高速數據傳輸模式。反向數據傳輸不是源同步的;時鐘信號由主端驅動,而數據通道由從端驅動。從端發射器應每兩個接收到的時鐘信號週期發送一個數據位。因此,對於給定的時鐘頻率,反向數據速率是正向數據速率的四分之一。在這種情況下,比特週期定義為 4 UI INST . UI INST 4 UI INST . UI INST 4**UI_(INST).UI_(INST)4 * \mathrm{UI}_{\mathrm{INST}} . \mathrm{UI}_{\mathrm{INST}} ,這是為全速正向傳輸指定的值。

請注意,時鐘源頻率可能在傳輸突發之間改變。然而,在更改時鐘源頻率之前,所有數據通道應處於低功耗狀態。


反向 HS 數據傳輸的概念概述如圖 62 所示。


圖 62 HS 數據傳輸反向的概念視圖

在反向傳輸中,時鐘和數據信號之間有四種可能的相位關係。用於發送數據的時鐘相位由從屬端自行決定,但一旦選定,則在該數據傳輸突發期間保持不變。互連中的信號延遲,加上主模塊和從模塊內部的信號延遲,導致主模塊中接收到的(反向)數據與其自身的(正向)時鐘之間存在固定但未知的相位關係。因此,抵達主端的反向流量可能與正向方向的時鐘不對齊。

時鐘和數據信號之間的同步是通過從設備在傳輸開始(SoT)期間發送的同步序列來實現的。主設備應具備足夠的功能,以正確取樣接收到的數據,考慮到發送給從設備的時鐘的瞬時 UI 變化。

反向傳輸由從屬端進行,其速度為正向方向速度的四分之一,基於通過時鐘通道傳輸的正向方向時鐘。這一比例使得在主端找到適合的相位以進行反向方向流量的數據恢復變得容易。

接收到的同步序列的已知轉換將用於選擇數據取樣的時鐘信號的適當相位。因此,無需指定時鐘源和數據接收器之間的往返延遲。

在從屬端看到的反向傳輸的時機如圖 63 所示。


圖 63 從屬端的反向高速數據傳輸時序


10.4 操作模式:數據速率和通道支持指導


表 37 顯示了根據 DPHY 2.0 電氣規範可以支持的發射器、通道和接收器的可能配置。

模式 1 是預設配置,旨在達到最大數據速率。


模式 2 是一種可選配置,旨在支持高損耗互連。


模式 3 至 10 是可選配置,旨在降低系統級功耗。系統設計可以根據發射器和接收器的能力使用這些模式。


本節僅為系統級優化的指南。


表 37 操作模式和指導
 模式  數據速率  發射器  參考頻道  接收器
 秋千  降低重視  終止
1 4.5 Gbps 4.5 Gbps <= 4.5Gbps\leq 4.5 \mathrm{Gbps}  默認 EQ2  短/標準   80 125 80 125 80-12580-125 歐姆
2 2.5 Gbps 2.5 Gbps <= 2.5Gbps\leq 2.5 \mathrm{Gbps}  默認 EQ2     80 125 80 125 80-12580-125 歐姆
Modes Data Rate Transmitter Reference Channel Receiver Swing De-emphasis Termination 1 <= 4.5Gbps Default EQ2 Short/Standard 80-125 ohms 2 <= 2.5Gbps Default EQ2 Long 80-125 ohms| Modes | Data Rate | Transmitter | | Reference Channel | Receiver | | :--- | :--- | :--- | :--- | :--- | :---: | | | | Swing | De-emphasis | | Termination | | 1 | $\leq 4.5 \mathrm{Gbps}$ | Default | EQ2 | Short/Standard | $80-125$ ohms | | 2 | $\leq 2.5 \mathrm{Gbps}$ | Default | EQ2 | Long | $80-125$ ohms |
 模式  數據速率  發射器  參考頻道  接收器
 秋千  降低重視  終止
3 3.5 3.5 <= 3.5\leq 3.5 Gbps  半揮 EQ1    80-125 歐姆
4 2.0 2.0 <= 2.0\leq 2.0 Gbps  半揮 EQ1  標準  80-125 歐姆
5 1.0 1.0 <= 1.0\leq 1.0 Gbps  半揮 EQ1    80-125 歐姆
6 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps}  半揮 EQ1  短/標準  未終止
7 1.0 1.0 <= 1.0\leq 1.0 Gbps  半揮 EQ1    未終止
8 < 1.5 Gbps  半揮      未終止
9 1.0 Gbps 1.0 Gbps <= 1.0Gbps\leq 1.0 \mathrm{Gbps}  半揮    標準  未終止
10 0.75 0.75 <= 0.75\leq 0.75 Gbps  半揮      未終止
Modes Data Rate Transmitter Reference Channel Receiver Swing De-emphasis Termination 3 <= 3.5 Gbps Half Swing EQ1 Short 80-125 ohms 4 <= 2.0 Gbps Half Swing EQ1 Standard 80-125 ohms 5 <= 1.0 Gbps Half Swing EQ1 Long 80-125 ohms 6 <= 1.5Gbps Half Swing EQ1 Short/Standard Unterminated 7 <= 1.0 Gbps Half Swing EQ1 Long Unterminated 8 < 1.5 Gbps Half Swing None Short Unterminated 9 <= 1.0Gbps Half Swing None Standard Unterminated 10 <= 0.75 Gbps Half Swing None Long Unterminated| Modes | Data Rate | Transmitter | | Reference Channel | Receiver | | :---: | :---: | :---: | :---: | :---: | :---: | | | | Swing | De-emphasis | | Termination | | 3 | $\leq 3.5$ Gbps | Half Swing | EQ1 | Short | 80-125 ohms | | 4 | $\leq 2.0$ Gbps | Half Swing | EQ1 | Standard | 80-125 ohms | | 5 | $\leq 1.0$ Gbps | Half Swing | EQ1 | Long | 80-125 ohms | | 6 | $\leq 1.5 \mathrm{Gbps}$ | Half Swing | EQ1 | Short/Standard | Unterminated | | 7 | $\leq 1.0$ Gbps | Half Swing | EQ1 | Long | Unterminated | | 8 | < 1.5 Gbps | Half Swing | None | Short | Unterminated | | 9 | $\leq 1.0 \mathrm{Gbps}$ | Half Swing | None | Standard | Unterminated | | 10 | $\leq 0.75$ Gbps | Half Swing | None | Long | Unterminated |


11 監管要求


所有基於 MIPI D-PHY 的設備應設計以符合適用的法規要求。


12 內建 HS 測試模式(資訊性)


圖 64 使用模式檢查器和生成器進行測試


圖 65 迴路模式的替代測試

 12.1 介紹


標準化的內建測試模式簡化了接收器和發射器的 PHY 層測試。它也可以用於生產測試、驗證、互操作性測試和自我測試。它需要一組最小的寄存器來包含錯誤和位計數器(見圖 64),或者支持迴路測試(見圖 65)。測試模式是一種 PHY 層模式。因此,使用測試模式不應該需要任何協議層。它專注於 HS 測試,因為 LP 操作和 LP 到 HS 的過渡在 D-PHY 規範版本 1.0 以上並未修改,因此可以按照原來的方式進行測試。


之前。這種新模式將簡化 HS 測試,並允許使用相同或甚至更簡單/更便宜的設備來測試新功能,如 SSC、抖動和均衡。


HS 測試模式允許測試的容忍度:
  •  抖動
  •  SSC 參數
  •  均衡參數

  • HS 振幅和偏移量

  • 時鐘到數據時序

  • 車道內計時,如果設備允許多車道測試

  • 交叉對話,如果設備允許多車道測試

它不允許測試:

  • LP 模式定時和水平
  •  LP-HS 時間設定

  • ULPS 模式時間和級別

  • 協議特定參數


12.2 進入 HS 測試模式


由於協議不應參與進入 HS 測試模式,因此定義了一個簡單的模式或 LP 狀態序列來進入測試模式。

表 8 中的 LP 觸發逃脫進入代碼序列(0b01011101)應用於進入測試模式。如果設備允許通過外部介面進行配置,那麼測試模式也可以通過外部介面的配置序列來啟動。在這種情況下,供應商應該發布啟動測試模式所需的序列。


在 HS 測試模式下,設備的 Rx 應該預期 HS 數據。如果內建了比較器和(位元和錯誤)計數器來確定 BER,那麼這些寄存器應該被重置,並且設備應該在檢測到對齊模式(HS 時鐘/2 模式)後,立即進行時鐘-數據對齊,這適用於所有測試通道。對於多通道設備,這個功能可以用來確定哪些通道正在被測試。Tx 端應該與測試產生器做相同的操作。它應該發送 HS 測試模式的初始化序列,然後是對齊模式。


12.3 HS 測試模式


在對齊模式之後,測試生成器應該在所有測試數據通道上發送同步字(0b00011101),以允許設備進行符號同步。在時鐘通道上,時鐘模式應該持續發送。測試模式是供應商特定的,可以是以下一個或多個。

  • PRBS(首選 PRBS 9,度數: x 0 + x 5 + x 9 x 0 + x 5 + x 9 x^(0)+x^(5)+x^(9)x^{0}+x^{5}+x^{9}

  • 合規模式(見 CTS 以獲取定義)

  • 一個特定應用的模式。

PRBS9 是首選模式。如果設備支持這一點,則可以確保互操作性。模式檢查器的定義遵循 C-PHY 規範 [MIPIO2] 第 12 章的描述。為了澄清實現,應該預期以下模式 [15:0],具有初始化為 0x00FF 的 16 位種子寄存器:

0x00FF, 0x83DF, 0x1732,…, 或二進位(LSB 優先):

0b11111111000000001111101111000001010011001110100001110010100100001110011110
0010110101000110110011011000111000100100100011101010110000001000100011000110 0010000100101010100111001000101111011000010101000100111011111001011010100001 0010010011011111001001111110110000110011001010010100110001100011111101001011 0011100011010001011110011010011010010111011111000110110110101100001011010000 0110110010101010111110111010100101000000001110111010010100101110011100010101 1101011110110011000010010010110111101000011011100001011001

如果使用特定於供應商的模式,則設備供應商應提供測試模式的規範。如果該模式是平衡的,且轉換密度接近 PRBS9 或合規模式的值,則將獲得可比較的結果。

在內部模式檢查器的情況下,測試生成器和模式檢查器可能會失去同步。在這種情況下,BER 將永遠無法再次回到 0,即使數據再次被正確識別。在這種情況下有兩種可能性:

  • 可以讓模式檢查器使用預設種子進行重新初始化,並在測試模式為 PRBS 的情況下等待種子模式,或等待測試模式中的第一個字(詞)。在這種情況下,第一個字(詞)應該在某種程度上是唯一的。如果發生過多錯誤(閾值由供應商具體定義),則可以在內部進行丟失同步的檢測。

  • 重新初始化同步丟失的第二種可能性是中斷時鐘。在這種情況下,可以通過停止時鐘從外部觸發重新初始化。設備不應退出 HS 測試模式。去序列化可以通過同步字後跟測試模式重新啟動。時鐘的中斷應重置 PRBS 生成器,設備應再次等待同步模式。中斷檢測時間應設置為 T Clk -Miss T Clk -Miss  T_(Clk"-Miss ")\mathrm{T}_{\mathrm{Clk} \text {-Miss }} 時間(見表 14)。


    在測試模式下使用迴路回路(見圖 65)時,測試模式應通過一個或多個 Tx 通道(由供應商定義)發送回測試模式。迴路回路數據信號應與接收到的時鐘重新定時。通過這種過濾,數據上的任何抖動將被去除,而 Rx 接收到的時鐘應無需重新定時直接路由。

注意:對於 PHY 互操作性(無需測試設備),要求至少有一個設備具備集成的模式生成器和檢查器(見圖 64),並且兩個設備必須支持相同的測試模式。在這種情況下,建議實施模式生成器和檢查器方法,因為這比回路模式提供了更多的靈活性。


均衡設定應保持不變,自上次 HS 設定以來,直到啟動測試模式。Tx 測試可以通過使用測試產生器應用必要的模式來進行 Tx 測試(參見 CTS)。觸發 Tx HS 測試模式生成需要通過外部介面啟動測試模式。如果測試模式是通過設備的 Rx 端由測試產生器觸發的,那麼 Tx 需要發送與 Rx 接收到的相同數據(回路回傳)或計數器值(錯誤檢查器)。


在使用模式檢查器和計數器寄存器的情況下,供應商應該指定如何訪問這些寄存器。對這些計數器的訪問可以通過外部接口實現,例如 I2C 或 SPI,或者設備應該通過其一個 D-PHY Tx 通道發送計數器值。計數器應具有足夠的深度,以允許至少 20 秒的操作而不會溢出。在溢出的情況下,計數器應該從 0 開始重新計算。位/幀計數器寄存器可以包含位計數器或幀計數器,供應商需要指定計數器值與接收位數之間的因子。錯誤計數器應始終包含錯誤的數量。為了支持通過模式檢查器的測試模式的設備的 Tx 測試,Tx 通道可以將位/錯誤計數器作為連續數據流發送;或者,如果計數器的值未通過鏈路發送,則可以自動發送由設備供應商指定的測試模式。


12.4 特殊情況:多車道測試


如果設備允許在多條通道上使用 PRBS 作為測試模式,每條通道應使用不同的種子。通道 0 應使用 0 xFF,通道 1 應使用 0 xFE,依此類推,以便在每條通道上有不同的數據穿越鏈路。這樣可以測試串擾。如果使用特定應用的模式,這些模式也應構建為在不同通道之間有所不同。特定應用測試模式的確切定義由設備供應商決定,並必須由設備供應商進行文檔記錄。


12.5 退出 HS 測試模式


進入測試模式後,設備應保持在測試模式,直到被指示離開測試模式,例如通過施加至少 500 毫秒的 LP11 狀態,或通過設備重新啟動。


如果可以通過外部介面配置測試模式,那麼同一介面也可以用來退出測試模式。在這種情況下,設備供應商必須記錄退出序列。


附錄 A 邏輯 PHY 協議介面描述(資訊性)


PHY 協議介面 (PPI) 用於在 PHY 通道模組和通信堆疊的更高協議層之間建立連接。此處描述的介面旨在通用且與應用無關。

本附錄僅供參考。遵循 D-PHY 規範不依賴於此處定義的 PPI 的任何部分。因此,本附錄避免使用規範性語言,並不使用“應該”和“必須”等詞語。相反,使用現在時語言來描述 PPI,使用“是”和“做”等詞語。讀者可能會發現,將本附錄視為示例實現的描述,而不是規範,會更有幫助。本附錄中描述的信號接口,即 PHY 協議接口(PPI)是可選的。然而,如果模塊包含 PPI 接口,則必須按照本附錄中所述實現它。

此 PPI 經過優化,用於控制 D-PHY 並傳輸和接收並行數據。此處描述的接口定義為片上連接,並未嘗試最小化信號數量或定義 PPI 信號的定時參數或電壓水平。


A. 1 信號描述


表 38 定義了 PPI 中使用的信號。對於具有多個數據通道的 PHY,每個通道使用一組 PPI 信號。每個信號被分配到六個類別之一:高速發送信號、高速接收信號、逃逸模式發送信號、逃逸模式接收信號、控制信號和錯誤信號。支持雙向逃逸模式的雙向高速數據通道幾乎包括表中列出的所有信號。單向通道或時鐘通道僅包括信號的子集。每個信號的方向標示為“I”或“O”。方向為“I”的信號是 PHY 輸入,來自協議驅動。方向為“O”的信號是 PHY 輸出,驅動到協議。對於這個邏輯接口,大多數時鐘被描述為在 PHY 外部生成,儘管任何特定的 PHY 可能以不同的方式實現時鐘電路。


表 38 中的“類別”欄位指示每個信號適用於哪些通道模組類型。類別名稱在表 1 中描述,這裡為方便起見進行總結。每個類別使用四個字母的縮寫來描述,定義為。第一個字母,Side,可以是 M(主控)或 S(從屬)。第二個字母,高速能力,可以是 F(前向數據)、R(反向和前向數據)或 C(時鐘)。第三和第四個字母分別表示前向和反向方向的逃逸模式能力。對於數據通道,第三個字母可以是 A(全部)或 E(事件 - 觸發和 ULPS 僅限),而第四個字母可以是 A(全部,包括 LPDT)、E(事件、觸發和 ULPS 僅限)、Y(任何但不是 None:即 A 或 E)或 N(無)。對於數據通道,四個識別字母中的任何一個都可以用 X 替換,以表示每個可用選項都是合適的。對於時鐘通道,只有第一個字母可以是 X,而其他三個字母始終是 CNN。


信號描述包括供設計師選擇數據通路寬度的選項,以簡化 D-PHY 與高級協議邏輯之間的時序收斂任務。


協議和 D-PHY 將根據表 38 中描述的最適合操作的數據通道寬度進行選擇。總線寬度的選擇基於邏輯二進制輸入,如 TxDataWidthHS[1:0] 和 RxDataWidthHS[1:0] 中所解釋的。總線寬度可以根據操作要求在當前突發完成後進行修改。在一個 IC 中的發送功能的 PPI 數據通道寬度不必與另一個 IC 中的接收功能的 PPI 數據通道寬度相匹配。D-PHY 能夠傳輸和接收任何大於零的整數字數,無論 PPI Tx 和 Rx 數據通道的寬度如何。每組通過 PPI 傳輸的數據都伴隨著一組數據有效信號,以指示哪些字包含有效數據以進行傳輸,或哪些字包含實際從通道接收到的數據。


本節中的所有時序圖均指一字節總線寬度的情況。

表 38 PPI 信號
 符號 Dir  類別  描述

高速傳輸信號
TxDDRCIkHS-I 1
MXXX
MCNN
MXXX MCNN| MXXX | | :--- | | MCNN |

數據通道高速傳輸 DDR 時鐘。此信號用於通過通道互連傳輸高速數據位。所有數據通道使用相同的 TxDDRCIkHS-I(同相)時鐘信號。
Data Lane High-Speed Transmit DDR Clock. This signal is used to transmit High-Speed data bits over the Lane Interconnect. All Data Lanes use the same TxDDRCIkHS-I (in-phase) clock signal.| Data Lane High-Speed Transmit DDR Clock. | | :--- | | This signal is used to transmit High-Speed data bits over the Lane Interconnect. All Data Lanes use the same TxDDRCIkHS-I (in-phase) clock signal. |
TxDDRCIkHS-Q I MCNN

Clock Lane 高速傳輸 DDR 時鐘。此信號用於生成通道互連的高速時鐘信號。TxDDRCIkHS-Q(正交)時鐘信號相對於 TxDDRCIkHS-I 時鐘信號相位偏移。
Clock Lane High-Speed Transmit DDR Clock. This signal is used to generate the High-Speed clock signal for the Lane Interconnect. The TxDDRCIkHS-Q (quadrature) clock signal is phase shifted from the TxDDRCIkHS-I clock signal.| Clock Lane High-Speed Transmit DDR Clock. | | :--- | | This signal is used to generate the High-Speed clock signal for the Lane Interconnect. The TxDDRCIkHS-Q (quadrature) clock signal is phase shifted from the TxDDRCIkHS-I clock signal. |
TxWordCIkHS 0
MXXX
SRXX
MXXX SRXX| MXXX | | :--- | | SRXX |

高速傳輸字時鐘。這用於在高速傳輸時鐘域中同步 PPI 信號。建議所有傳輸通道模塊共享一個 TxWordCIkHS 信號。TxWordCIkHS 的頻率取決於高速傳輸數據的寬度,如下所示:- 8 位寬,TxDataHS[7:0],高速傳輸字時鐘恰好是 1 / 8 1 / 8 1//81 / 8 倍高速數據速率。- 16 位寬,TxDataHS[15:0],高速傳輸字時鐘恰好是 1 / 16 1 / 16 1//161 / 16 倍高速數據速率。- 32 位寬,TxDataHS[31:0],高速傳輸數據時鐘恰好是 1 / 32 1 / 32 1//321 / 32 倍高速數據速率。
High-Speed Transmit Word Clock. This is used to synchronize PPI signals in the high-speed transmit clock domain. It is recommended that all transmitting lane modules share one TxWordCIkHS signal. The frequency of TxWordCIkHS is dependent upon the width of the High-Speed Transmit Data, as follows: - 8-bit width, TxDataHS[7:0], the High-Speed Transmit Word Clock is exactly 1//8 the high-speed data rate. - 16-bit width, TxDataHS[15:0], the High-Speed Transmit Word Clock is exactly 1//16 the high-speed data rate. - 32-bit width, TxDataHS[31:0], the High-Speed Transmit data Clock is exactly 1//32 the high-speed data rate.| High-Speed Transmit Word Clock. | | :--- | | This is used to synchronize PPI signals in the high-speed transmit clock domain. It is recommended that all transmitting lane modules share one TxWordCIkHS signal. The frequency of TxWordCIkHS is dependent upon the width of the High-Speed Transmit Data, as follows: | | - 8-bit width, TxDataHS[7:0], the High-Speed Transmit Word Clock is exactly $1 / 8$ the high-speed data rate. | | - 16-bit width, TxDataHS[15:0], the High-Speed Transmit Word Clock is exactly $1 / 16$ the high-speed data rate. | | - 32-bit width, TxDataHS[31:0], the High-Speed Transmit data Clock is exactly $1 / 32$ the high-speed data rate. |
TxDataWidthHS[1:0] I MXXX SRXX  MXXX   SRXX  {:[" MXXX "],[" SRXX "]:}\begin{aligned} & \text { MXXX } \\ & \text { SRXX } \end{aligned}

高速傳輸數據總線寬度選擇。選擇 TxDataHS 的總線寬度:- TxDataWidthHS[1:0] = 00:8 位,TxDataHS[7:0]。- TxDataWidthHS[1:0] = 01:16 位,TxDataHS[15:0] - TxDataWidthHS[1:0] = 10:32 位,TxDataHS[31:0] - TxDataWidthHS[1:0] = 11:不使用,保留。實現可以支持任何數據寬度 - 一個固定寬度,或寬度的子集或上述定義的所有寬度。
High-Speed Transmit Data bus Width Select. Selects the bus width of TxDataHS: - TxDataWidthHS[1:0] = 00: 8-bit, TxDataHS[7:0]. - TxDataWidthHS[1:0] = 01: 16-bit, TxDataHS[15:0] - TxDataWidthHS[1:0] = 10: 32-bit, TxDataHS[31:0] - TxDataWidthHS[1:0] = 11: not used, reserved. An implementation may support any data width - one fixed width, or subset of widths or all widths defined above.| High-Speed Transmit Data bus Width Select. | | :--- | | Selects the bus width of TxDataHS: | | - TxDataWidthHS[1:0] = 00: 8-bit, TxDataHS[7:0]. | | - TxDataWidthHS[1:0] = 01: 16-bit, TxDataHS[15:0] | | - TxDataWidthHS[1:0] = 10: 32-bit, TxDataHS[31:0] | | - TxDataWidthHS[1:0] = 11: not used, reserved. | | An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. |

TxDataHS[7:0]、TxDataHS[15:0]、或 TxDataHS[31:0]
I
MXXX
SRXX
MXXX SRXX| MXXX | | :--- | | SRXX |

高速傳輸數據總線寬度。要傳輸的高速數據。如果 TxWordValidHS 信號指示要傳輸超過 8 位,則通過物理接口的字節傳輸順序為 TxDataHS[7:0],然後是 TxDataHS[15:8],然後是 TxDataHS[23:16],然後是 TxDataHS[31:24]。數據在 TxWordCIkHS 的上升沿被捕獲。根據傳輸數據通道的寬度,為高速傳輸數據總線定義了以下信號:- 8 位寬 - TxDataHS[7:0] - 16 位寬 - TxDataHS[15:0] - 32 位寬 - TxDataHS[31:0] 實現可以支持任何數據寬度 - 一個固定寬度,或寬度的子集或上述定義的所有寬度。最低有效位將作為第一位傳輸,最高有效位將作為最後一位傳輸。
High-Speed Transmit Data bus width. High-speed data to be transmitted. If the TxWordValidHS signals indicate that more than 8 bits are to be transmitted, then the byte transmission order over the physical interface is TxDataHS[7:0] followed by TxDataHS[15:8] followed by TxDataHS[23:16] followed by TxDataHS[31:24]. Data is captured on rising edges of TxWordCIkHS. The following signals are defined for the High-Speed Transmit Data bus based on the width of the transmit data path: - 8-bit width - TxDataHS[7:0] - 16-bit width - TxDataHS[15:0] - 32-bit width - TxDataHS[31:0] An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be transmitted as the first bit and the MSB will be transmitted as the last bit.| High-Speed Transmit Data bus width. | | :--- | | High-speed data to be transmitted. If the TxWordValidHS signals indicate that more than 8 bits are to be transmitted, then the byte transmission order over the physical interface is TxDataHS[7:0] followed by TxDataHS[15:8] followed by TxDataHS[23:16] followed by TxDataHS[31:24]. Data is captured on rising edges of TxWordCIkHS. The following signals are defined for the High-Speed Transmit Data bus based on the width of the transmit data path: | | - 8-bit width - TxDataHS[7:0] | | - 16-bit width - TxDataHS[15:0] | | - 32-bit width - TxDataHS[31:0] | | An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be transmitted as the first bit and the MSB will be transmitted as the last bit. |
Symbol Dir Categories Description High-Speed Transmit Signals TxDDRCIkHS-I 1 "MXXX MCNN" "Data Lane High-Speed Transmit DDR Clock. This signal is used to transmit High-Speed data bits over the Lane Interconnect. All Data Lanes use the same TxDDRCIkHS-I (in-phase) clock signal." TxDDRCIkHS-Q I MCNN "Clock Lane High-Speed Transmit DDR Clock. This signal is used to generate the High-Speed clock signal for the Lane Interconnect. The TxDDRCIkHS-Q (quadrature) clock signal is phase shifted from the TxDDRCIkHS-I clock signal." TxWordCIkHS 0 "MXXX SRXX" "High-Speed Transmit Word Clock. This is used to synchronize PPI signals in the high-speed transmit clock domain. It is recommended that all transmitting lane modules share one TxWordCIkHS signal. The frequency of TxWordCIkHS is dependent upon the width of the High-Speed Transmit Data, as follows: - 8-bit width, TxDataHS[7:0], the High-Speed Transmit Word Clock is exactly 1//8 the high-speed data rate. - 16-bit width, TxDataHS[15:0], the High-Speed Transmit Word Clock is exactly 1//16 the high-speed data rate. - 32-bit width, TxDataHS[31:0], the High-Speed Transmit data Clock is exactly 1//32 the high-speed data rate." TxDataWidthHS[1:0] I " MXXX SRXX " "High-Speed Transmit Data bus Width Select. Selects the bus width of TxDataHS: - TxDataWidthHS[1:0] = 00: 8-bit, TxDataHS[7:0]. - TxDataWidthHS[1:0] = 01: 16-bit, TxDataHS[15:0] - TxDataWidthHS[1:0] = 10: 32-bit, TxDataHS[31:0] - TxDataWidthHS[1:0] = 11: not used, reserved. An implementation may support any data width - one fixed width, or subset of widths or all widths defined above." TxDataHS[7:0], or TxDataHS[15:0], or TxDataHS[31:0] I "MXXX SRXX" "High-Speed Transmit Data bus width. High-speed data to be transmitted. If the TxWordValidHS signals indicate that more than 8 bits are to be transmitted, then the byte transmission order over the physical interface is TxDataHS[7:0] followed by TxDataHS[15:8] followed by TxDataHS[23:16] followed by TxDataHS[31:24]. Data is captured on rising edges of TxWordCIkHS. The following signals are defined for the High-Speed Transmit Data bus based on the width of the transmit data path: - 8-bit width - TxDataHS[7:0] - 16-bit width - TxDataHS[15:0] - 32-bit width - TxDataHS[31:0] An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be transmitted as the first bit and the MSB will be transmitted as the last bit."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | High-Speed Transmit Signals | | | | | TxDDRCIkHS-I | 1 | MXXX <br> MCNN | Data Lane High-Speed Transmit DDR Clock. <br> This signal is used to transmit High-Speed data bits over the Lane Interconnect. All Data Lanes use the same TxDDRCIkHS-I (in-phase) clock signal. | | TxDDRCIkHS-Q | I | MCNN | Clock Lane High-Speed Transmit DDR Clock. <br> This signal is used to generate the High-Speed clock signal for the Lane Interconnect. The TxDDRCIkHS-Q (quadrature) clock signal is phase shifted from the TxDDRCIkHS-I clock signal. | | TxWordCIkHS | 0 | MXXX <br> SRXX | High-Speed Transmit Word Clock. <br> This is used to synchronize PPI signals in the high-speed transmit clock domain. It is recommended that all transmitting lane modules share one TxWordCIkHS signal. The frequency of TxWordCIkHS is dependent upon the width of the High-Speed Transmit Data, as follows: <br> - 8-bit width, TxDataHS[7:0], the High-Speed Transmit Word Clock is exactly $1 / 8$ the high-speed data rate. <br> - 16-bit width, TxDataHS[15:0], the High-Speed Transmit Word Clock is exactly $1 / 16$ the high-speed data rate. <br> - 32-bit width, TxDataHS[31:0], the High-Speed Transmit data Clock is exactly $1 / 32$ the high-speed data rate. | | TxDataWidthHS[1:0] | I | $\begin{aligned} & \text { MXXX } \\ & \text { SRXX } \end{aligned}$ | High-Speed Transmit Data bus Width Select. <br> Selects the bus width of TxDataHS: <br> - TxDataWidthHS[1:0] = 00: 8-bit, TxDataHS[7:0]. <br> - TxDataWidthHS[1:0] = 01: 16-bit, TxDataHS[15:0] <br> - TxDataWidthHS[1:0] = 10: 32-bit, TxDataHS[31:0] <br> - TxDataWidthHS[1:0] = 11: not used, reserved. <br> An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. | | TxDataHS[7:0], or TxDataHS[15:0], or TxDataHS[31:0] | I | MXXX <br> SRXX | High-Speed Transmit Data bus width. <br> High-speed data to be transmitted. If the TxWordValidHS signals indicate that more than 8 bits are to be transmitted, then the byte transmission order over the physical interface is TxDataHS[7:0] followed by TxDataHS[15:8] followed by TxDataHS[23:16] followed by TxDataHS[31:24]. Data is captured on rising edges of TxWordCIkHS. The following signals are defined for the High-Speed Transmit Data bus based on the width of the transmit data path: <br> - 8-bit width - TxDataHS[7:0] <br> - 16-bit width - TxDataHS[15:0] <br> - 32-bit width - TxDataHS[31:0] <br> An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be transmitted as the first bit and the MSB will be transmitted as the last bit. |
 符號 Dir  類別  描述

TxWordValidHS[0],或 TxWordValidHS[1:0],或 TxWordValidHS[3:0]
TxWordValidHS[0], or TxWordValidHS[1:0], or TxWordValidHS[3:0]| TxWordValidHS[0], | | :--- | | or | | TxWordValidHS[1:0], | | or | | TxWordValidHS[3:0] |
I
MXXX
SRXX
MXXX SRXX| MXXX | | :--- | | SRXX |

高速傳輸字數據有效。當高速傳輸數據寬度大於 8 位時,必須指明哪些 8 位段包含有效的傳輸數據,以便能夠傳輸任意數量的字。根據傳輸數據通道的寬度,定義了以下傳輸同步字信號:- 8 位寬 - TxWordValidHS[0] - 16 位寬 - TxWordValidHS[1:0] - 32 位寬 - TxWordValidHS[3:0] 以下傳輸字數據有效信號指示 TxDataHS 數據總線的哪些位包含有效數據以進行傳輸,如下所示:- TxWordValidHS[0] - TxDataHS[7:0]包含有效數據以進行傳輸 - TxWordValidHS[1] - TxDataHS[15:8]包含有效數據以進行傳輸 - TxWordValidHS[2] - TxDataHS[23:16]包含有效數據以進行傳輸 - TxWordValidHS[3] - TxDataHS[31:24]包含有效數據以進行傳輸。
High-Speed Transmit Word Data Valid. When the High-Speed Transmit Data width is greater than 8 bits it is necessary to indicate which 8 -bit segments contain valid transmit data to be able to transmit any number of words. The following Transmit Sync Word signals are defined based on the width of the transmit data path: - 8-bit width - TxWordValidHS[0] - 16-bit width - TxWordValidHS[1:0] - 32-bit width - TxWordValidHS[3:0] The following Transmit Word Data Valid signals indicate which bits of the TxDataHS data bus contain valid data to transmit as follows: - TxWordValidHS[0] - TxDataHS[7:0] contains valid data to be transmitted - TxWordValidHS[1] - TxDataHS[15:8] contains valid data to be transmitted - TxWordValidHS[2] - TxDataHS[23:16] contains valid data to be transmitted - TxWordValidHS[3] - TxDataHS[31:24] contains valid data to be transmitted.| High-Speed Transmit Word Data Valid. | | :--- | | When the High-Speed Transmit Data width is greater than 8 bits it is necessary to indicate which 8 -bit segments contain valid transmit data to be able to transmit any number of words. The following Transmit Sync Word signals are defined based on the width of the transmit data path: | | - 8-bit width - TxWordValidHS[0] | | - 16-bit width - TxWordValidHS[1:0] | | - 32-bit width - TxWordValidHS[3:0] | | The following Transmit Word Data Valid signals indicate which bits of the TxDataHS data bus contain valid data to transmit as follows: | | - TxWordValidHS[0] - TxDataHS[7:0] contains valid data to be transmitted | | - TxWordValidHS[1] - TxDataHS[15:8] contains valid data to be transmitted | | - TxWordValidHS[2] - TxDataHS[23:16] contains valid data to be transmitted | | - TxWordValidHS[3] - TxDataHS[31:24] contains valid data to be transmitted. |
TxEqActiveHS I MXXX
這是一個級別敏感的標誌,表示均衡的活動狀態。當這個標誌為高時,表示均衡已啟用。當這個標誌為低時,表示均衡已禁用。
TxEqLevelHS I MXXX
這是一個級別敏感的標誌,表示均衡級別。當這個標誌為低(即零)時,表示低級別的均衡( 3.5 dB + / 1 dB 3.5 dB + / 1 dB 3.5dB+//-1dB3.5 \mathrm{~dB}+/-1 \mathrm{~dB} )是活動的。當這個標誌為高(即一)時,表示高級別的均衡( 7 dB + / 1 dB 7 dB + / 1 dB 7dB+//-1dB7 \mathrm{~dB}+/-1 \mathrm{~dB} )是活動的。
TxRequestHS I
MXXX
SRXX
MCNN
MXXX SRXX MCNN| MXXX | | :--- | | SRXX | | MCNN |

高速傳輸請求和數據有效。在 TxRequestHS 上的低到高轉換會導致通道模塊啟動傳輸開始序列。在 TxRequest 上的高到低轉換會導致通道模塊啟動傳輸結束序列。對於時鐘通道,這個有效的高信號會使通道模塊開始傳輸高速時鐘。對於數據通道,這個有效的高信號也表示協議正在驅動有效數據在 TxDataHS 上進行傳輸。當 TxRequestHS 和 TxReadyHS 在同一上升的 TxWordCIkHS 時鐘邊緣上都為有效時,通道模塊接受數據。當 TxRequestHS 有效時,協議始終提供有效的傳輸數據。一旦被聲明,TxRequestHS 會保持高電平,直到數據被接受,這由 TxReadyHS 指示。TxRequestHS 只有在 TxRequestEsc 為低時才會被聲明。
High-Speed Transmit Request and Data Valid. A low-to-high transition on TxRequestHS causes the Lane Module to initiate a Start-of-Transmission sequence. A high-tolow transition on TxRequest causes the Lane Module to initiate an End-of-Transmission sequence. For Clock Lanes, this active high signal causes the Lane Module to begin transmitting a High-Speed clock. For Data Lanes, this active high signal also indicates that the protocol is driving valid data on TxDataHS to be transmitted. The Lane Module accepts the data when both TxRequestHS and TxReadyHS are active on the same rising TxWordCIkHS clock edge. The protocol always provides valid transmit data when TxRequestHS is active. Once asserted, TxRequestHS remains high until the data has been accepted, as indicated by TxReadyHS. TxRequestHS is only asserted while TxRequestEsc is low.| High-Speed Transmit Request and Data Valid. | | :--- | | A low-to-high transition on TxRequestHS causes the Lane Module to initiate a Start-of-Transmission sequence. A high-tolow transition on TxRequest causes the Lane Module to initiate an End-of-Transmission sequence. | | For Clock Lanes, this active high signal causes the Lane Module to begin transmitting a High-Speed clock. | | For Data Lanes, this active high signal also indicates that the protocol is driving valid data on TxDataHS to be transmitted. The Lane Module accepts the data when both TxRequestHS and TxReadyHS are active on the same rising TxWordCIkHS clock edge. The protocol always provides valid transmit data when TxRequestHS is active. Once asserted, TxRequestHS remains high until the data has been accepted, as indicated by TxReadyHS. | | TxRequestHS is only asserted while TxRequestEsc is low. |
TxReadyHS O
MXXX
SRXX
MXXX SRXX| MXXX | | :--- | | SRXX |

高速傳輸準備就緒。此高電平信號表示 TxDataHS 已被通道模組接受以進行串行傳輸。TxReadyHS 在 TxWordCIkHS 的上升沿有效。可選地,TxReadyHS 可在去偏校準期間使用,以指示 SoT 已結束且數據通道正在傳輸去偏突發(時鐘模式)。
High-Speed Transmit Ready. This active high signal indicates that TxDataHS is accepted by the Lane Module to be serially transmitted. TxReadyHS is valid on rising edges of TxWordCIkHS. Optionally, TxReadyHS can be used during deskew calibration to indicate that SoT has ended and data lanes are transmitting deskew burst (clock pattern).| High-Speed Transmit Ready. | | :--- | | This active high signal indicates that TxDataHS is accepted by the Lane Module to be serially transmitted. TxReadyHS is valid on rising edges of TxWordCIkHS. | | Optionally, TxReadyHS can be used during deskew calibration to indicate that SoT has ended and data lanes are transmitting deskew burst (clock pattern). |
Symbol Dir Categories Description "TxWordValidHS[0], or TxWordValidHS[1:0], or TxWordValidHS[3:0]" I "MXXX SRXX" "High-Speed Transmit Word Data Valid. When the High-Speed Transmit Data width is greater than 8 bits it is necessary to indicate which 8 -bit segments contain valid transmit data to be able to transmit any number of words. The following Transmit Sync Word signals are defined based on the width of the transmit data path: - 8-bit width - TxWordValidHS[0] - 16-bit width - TxWordValidHS[1:0] - 32-bit width - TxWordValidHS[3:0] The following Transmit Word Data Valid signals indicate which bits of the TxDataHS data bus contain valid data to transmit as follows: - TxWordValidHS[0] - TxDataHS[7:0] contains valid data to be transmitted - TxWordValidHS[1] - TxDataHS[15:8] contains valid data to be transmitted - TxWordValidHS[2] - TxDataHS[23:16] contains valid data to be transmitted - TxWordValidHS[3] - TxDataHS[31:24] contains valid data to be transmitted." TxEqActiveHS I MXXX This is a level sensitive flag indicating the equalization active state. When this flag is high, it indicates the equalization is enabled. When this flag is low, it indicates the equalization is disabled. TxEqLevelHS I MXXX This is a level sensitive flag indicating the equalization level. When this flag is low (i.e., zero), it indicates a low level of equalization ( 3.5dB+//-1dB ) is active. When this flag is high (i.e., one), it indicates a high level of equalization ( 7dB+//-1dB ) is active. TxRequestHS I "MXXX SRXX MCNN" "High-Speed Transmit Request and Data Valid. A low-to-high transition on TxRequestHS causes the Lane Module to initiate a Start-of-Transmission sequence. A high-tolow transition on TxRequest causes the Lane Module to initiate an End-of-Transmission sequence. For Clock Lanes, this active high signal causes the Lane Module to begin transmitting a High-Speed clock. For Data Lanes, this active high signal also indicates that the protocol is driving valid data on TxDataHS to be transmitted. The Lane Module accepts the data when both TxRequestHS and TxReadyHS are active on the same rising TxWordCIkHS clock edge. The protocol always provides valid transmit data when TxRequestHS is active. Once asserted, TxRequestHS remains high until the data has been accepted, as indicated by TxReadyHS. TxRequestHS is only asserted while TxRequestEsc is low." TxReadyHS O "MXXX SRXX" "High-Speed Transmit Ready. This active high signal indicates that TxDataHS is accepted by the Lane Module to be serially transmitted. TxReadyHS is valid on rising edges of TxWordCIkHS. Optionally, TxReadyHS can be used during deskew calibration to indicate that SoT has ended and data lanes are transmitting deskew burst (clock pattern)."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | TxWordValidHS[0], <br> or <br> TxWordValidHS[1:0], <br> or <br> TxWordValidHS[3:0] | I | MXXX <br> SRXX | High-Speed Transmit Word Data Valid. <br> When the High-Speed Transmit Data width is greater than 8 bits it is necessary to indicate which 8 -bit segments contain valid transmit data to be able to transmit any number of words. The following Transmit Sync Word signals are defined based on the width of the transmit data path: <br> - 8-bit width - TxWordValidHS[0] <br> - 16-bit width - TxWordValidHS[1:0] <br> - 32-bit width - TxWordValidHS[3:0] <br> The following Transmit Word Data Valid signals indicate which bits of the TxDataHS data bus contain valid data to transmit as follows: <br> - TxWordValidHS[0] - TxDataHS[7:0] contains valid data to be transmitted <br> - TxWordValidHS[1] - TxDataHS[15:8] contains valid data to be transmitted <br> - TxWordValidHS[2] - TxDataHS[23:16] contains valid data to be transmitted <br> - TxWordValidHS[3] - TxDataHS[31:24] contains valid data to be transmitted. | | TxEqActiveHS | I | MXXX | This is a level sensitive flag indicating the equalization active state. When this flag is high, it indicates the equalization is enabled. When this flag is low, it indicates the equalization is disabled. | | TxEqLevelHS | I | MXXX | This is a level sensitive flag indicating the equalization level. When this flag is low (i.e., zero), it indicates a low level of equalization ( $3.5 \mathrm{~dB}+/-1 \mathrm{~dB}$ ) is active. When this flag is high (i.e., one), it indicates a high level of equalization ( $7 \mathrm{~dB}+/-1 \mathrm{~dB}$ ) is active. | | TxRequestHS | I | MXXX <br> SRXX <br> MCNN | High-Speed Transmit Request and Data Valid. <br> A low-to-high transition on TxRequestHS causes the Lane Module to initiate a Start-of-Transmission sequence. A high-tolow transition on TxRequest causes the Lane Module to initiate an End-of-Transmission sequence. <br> For Clock Lanes, this active high signal causes the Lane Module to begin transmitting a High-Speed clock. <br> For Data Lanes, this active high signal also indicates that the protocol is driving valid data on TxDataHS to be transmitted. The Lane Module accepts the data when both TxRequestHS and TxReadyHS are active on the same rising TxWordCIkHS clock edge. The protocol always provides valid transmit data when TxRequestHS is active. Once asserted, TxRequestHS remains high until the data has been accepted, as indicated by TxReadyHS. <br> TxRequestHS is only asserted while TxRequestEsc is low. | | TxReadyHS | O | MXXX <br> SRXX | High-Speed Transmit Ready. <br> This active high signal indicates that TxDataHS is accepted by the Lane Module to be serially transmitted. TxReadyHS is valid on rising edges of TxWordCIkHS. <br> Optionally, TxReadyHS can be used during deskew calibration to indicate that SoT has ended and data lanes are transmitting deskew burst (clock pattern). |
 符號 Dir  類別  描述
TxSkewCalHS I MXXX

高速傳輸偏差校準。這是一個可選的引腳,用於在發射器上啟動定期的去偏差突發。在 TxSkewCalHS 上的低到高過渡會導致 PHY 啟動去偏差校準。在 TxSkewCalHS 上的高到低過渡會導致 PHY 停止去偏差模式傳輸並啟動傳輸結束序列。
High-Speed Transmit Skew Calibration. This is an optional pin to initiate the periodic deskew burst at the transmitter. A low-to-high transition on TxSkewCalHS causes the PHY to initiate a deskew calibration. A high-to-low transition on TxSkewCalHS causes the PHY to stop deskew pattern transmission and initiate an end-oftransmission sequence.| High-Speed Transmit Skew Calibration. | | :--- | | This is an optional pin to initiate the periodic deskew burst at the transmitter. | | A low-to-high transition on TxSkewCalHS causes the PHY to initiate a deskew calibration. | | A high-to-low transition on TxSkewCalHS causes the PHY to stop deskew pattern transmission and initiate an end-oftransmission sequence. |

高速接收信號
RxWordCIkHS 0
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收字時鐘。這用於在高速接收時鐘域中同步信號。RxWordCIkHS 是通過分頻恢復的高速時鐘生成的。RxWordCIkHS 的頻率取決於高速接收數據的寬度,如下所示:- 8 位寬,RxDataHS[7:0],高速接收字時鐘恰好是 1 / 8 1 / 8 1//81 / 8 的高速接收數據速率。- 16 位寬,RxDataHS[15:0],高速接收字時鐘恰好是 1 / 16 1 / 16 1//161 / 16 的高速接收數據速率。- 32 位寬,RxDataHS[31:0],高速接收字時鐘恰好是 1 / 32 1 / 32 1//321 / 32 的高速接收數據速率。
High-Speed Receive Word Clock. This is used to synchronize signals in the high-speed receive clock domain. The RxWordCIkHS is generated by dividing the recovered high-speed clock. The frequency of RxWordCIkHS is dependent upon the width of the High-Speed Receive Data, as follows: - 8-bit width, RxDataHS[7:0], the High-Speed Receive Word Clock is exactly 1//8 the high-speed received data rate. - 16-bit width, RxDataHS[15:0], the High-Speed Receive Word Clock is exactly 1//16 the high-speed received data rate. - 32-bit width, RxDataHS[31:0], the High-Speed Receive Word Clock is exactly 1//32 the high-speed received data rate.| High-Speed Receive Word Clock. | | :--- | | This is used to synchronize signals in the high-speed receive clock domain. The RxWordCIkHS is generated by dividing the recovered high-speed clock. The frequency of RxWordCIkHS is dependent upon the width of the High-Speed Receive Data, as follows: | | - 8-bit width, RxDataHS[7:0], the High-Speed Receive Word Clock is exactly $1 / 8$ the high-speed received data rate. | | - 16-bit width, RxDataHS[15:0], the High-Speed Receive Word Clock is exactly $1 / 16$ the high-speed received data rate. | | - 32-bit width, RxDataHS[31:0], the High-Speed Receive Word Clock is exactly $1 / 32$ the high-speed received data rate. |
RxDataWidthHS[1:0] I
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收數據寬度選擇。選擇 RxDataHS 的總線寬度:- RxDataWidthHS[1:0] = 00:8 位,RxDataHS[7:0] - RxDataWidthHS[1:0] = 01:16 位,RxDataHS[15:0] - RxDataWidthHS[1:0] = 10:32 位,RxDataHS[31:0] - RxDataWidthHS[1:0] = 11:不使用,保留。實現可以支持任何數據寬度 - 一個固定寬度,或寬度的子集或上述定義的所有寬度。
High-Speed Receive Data Width Select. Selects the bus width of RxDataHS: - RxDataWidthHS[1:0] = 00: 8-bit, RxDataHS[7:0] - RxDataWidthHS[1:0] = 01: 16-bit, RxDataHS[15:0] - RxDataWidthHS[1:0] = 10: 32-bit, RxDataHS[31:0] - RxDataWidthHS[1:0] = 11: not used, reserved. An implementation may support any data width - one fixed width, or subset of widths or all widths defined above.| High-Speed Receive Data Width Select. | | :--- | | Selects the bus width of RxDataHS: | | - RxDataWidthHS[1:0] = 00: 8-bit, RxDataHS[7:0] | | - RxDataWidthHS[1:0] = 01: 16-bit, RxDataHS[15:0] | | - RxDataWidthHS[1:0] = 10: 32-bit, RxDataHS[31:0] | | - RxDataWidthHS[1:0] = 11: not used, reserved. | | An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. |

RxDataHS[7:0]、RxDataHS[15:0] 或 RxDataHS[31:0]
0
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收數據。通道模塊接收到的高速數據。如果 RxValidHS 信號指示接收到的位數超過 8 位,則通過物理接口的字節接收順序為 RxDataHS[7:0],然後是 RxDataHS[15:8],然後是 RxDataHS[23:16],然後是 RxDataHS[31:24]。數據在 RxWordClkHS 的上升沿傳輸。根據接收數據通道的寬度,為高速接收數據定義了以下信號:- 8 位寬 - RxDataHS[7:0] - 16 位寬 - RxDataHS[15:0] - 32 位寬 - RxDataHS[31:0] 實現可以支持任何數據寬度 - 一個固定寬度,或寬度的子集或上述定義的所有寬度。最低有效位將作為第一位接收,最高有效位將作為最後一位接收。
High-Speed Receive Data. High-speed data received by the lane module. If the RxValidHS signals indicate that more than 8 bits were received, then the byte reception order over the physical interface is RxDataHS[7:0] followed by RxDataHS[15:8] followed by RxDataHS[23:16] followed by RxDataHS[31:24]. Data is transferred on rising edges of RxWordClkHS. The following signals are defined for the High-Speed Receive Data based on the width of the receive data path: - 8-bit width - RxDataHS[7:0] - 16-bit width - RxDataHS[15:0] - 32-bit width - RxDataHS[31:0] An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be received as the first bit and the MSB will be received as the last bit.| High-Speed Receive Data. | | :--- | | High-speed data received by the lane module. If the RxValidHS signals indicate that more than 8 bits were received, then the byte reception order over the physical interface is RxDataHS[7:0] followed by RxDataHS[15:8] followed by RxDataHS[23:16] followed by RxDataHS[31:24]. Data is transferred on rising edges of RxWordClkHS. The following signals are defined for the High-Speed Receive Data based on the width of the receive data path: | | - 8-bit width - RxDataHS[7:0] | | - 16-bit width - RxDataHS[15:0] | | - 32-bit width - RxDataHS[31:0] | | An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be received as the first bit and the MSB will be received as the last bit. |
Symbol Dir Categories Description TxSkewCalHS I MXXX "High-Speed Transmit Skew Calibration. This is an optional pin to initiate the periodic deskew burst at the transmitter. A low-to-high transition on TxSkewCalHS causes the PHY to initiate a deskew calibration. A high-to-low transition on TxSkewCalHS causes the PHY to stop deskew pattern transmission and initiate an end-oftransmission sequence." High-Speed Receive Signals RxWordCIkHS 0 "MRXX SXXX" "High-Speed Receive Word Clock. This is used to synchronize signals in the high-speed receive clock domain. The RxWordCIkHS is generated by dividing the recovered high-speed clock. The frequency of RxWordCIkHS is dependent upon the width of the High-Speed Receive Data, as follows: - 8-bit width, RxDataHS[7:0], the High-Speed Receive Word Clock is exactly 1//8 the high-speed received data rate. - 16-bit width, RxDataHS[15:0], the High-Speed Receive Word Clock is exactly 1//16 the high-speed received data rate. - 32-bit width, RxDataHS[31:0], the High-Speed Receive Word Clock is exactly 1//32 the high-speed received data rate." RxDataWidthHS[1:0] I "MRXX SXXX" "High-Speed Receive Data Width Select. Selects the bus width of RxDataHS: - RxDataWidthHS[1:0] = 00: 8-bit, RxDataHS[7:0] - RxDataWidthHS[1:0] = 01: 16-bit, RxDataHS[15:0] - RxDataWidthHS[1:0] = 10: 32-bit, RxDataHS[31:0] - RxDataWidthHS[1:0] = 11: not used, reserved. An implementation may support any data width - one fixed width, or subset of widths or all widths defined above." RxDataHS[7:0], or RxDataHS[15:0], or RxDataHS[31:0] 0 "MRXX SXXX" "High-Speed Receive Data. High-speed data received by the lane module. If the RxValidHS signals indicate that more than 8 bits were received, then the byte reception order over the physical interface is RxDataHS[7:0] followed by RxDataHS[15:8] followed by RxDataHS[23:16] followed by RxDataHS[31:24]. Data is transferred on rising edges of RxWordClkHS. The following signals are defined for the High-Speed Receive Data based on the width of the receive data path: - 8-bit width - RxDataHS[7:0] - 16-bit width - RxDataHS[15:0] - 32-bit width - RxDataHS[31:0] An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be received as the first bit and the MSB will be received as the last bit."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | TxSkewCalHS | I | MXXX | High-Speed Transmit Skew Calibration. <br> This is an optional pin to initiate the periodic deskew burst at the transmitter. <br> A low-to-high transition on TxSkewCalHS causes the PHY to initiate a deskew calibration. <br> A high-to-low transition on TxSkewCalHS causes the PHY to stop deskew pattern transmission and initiate an end-oftransmission sequence. | | High-Speed Receive Signals | | | | | RxWordCIkHS | 0 | MRXX <br> SXXX | High-Speed Receive Word Clock. <br> This is used to synchronize signals in the high-speed receive clock domain. The RxWordCIkHS is generated by dividing the recovered high-speed clock. The frequency of RxWordCIkHS is dependent upon the width of the High-Speed Receive Data, as follows: <br> - 8-bit width, RxDataHS[7:0], the High-Speed Receive Word Clock is exactly $1 / 8$ the high-speed received data rate. <br> - 16-bit width, RxDataHS[15:0], the High-Speed Receive Word Clock is exactly $1 / 16$ the high-speed received data rate. <br> - 32-bit width, RxDataHS[31:0], the High-Speed Receive Word Clock is exactly $1 / 32$ the high-speed received data rate. | | RxDataWidthHS[1:0] | I | MRXX <br> SXXX | High-Speed Receive Data Width Select. <br> Selects the bus width of RxDataHS: <br> - RxDataWidthHS[1:0] = 00: 8-bit, RxDataHS[7:0] <br> - RxDataWidthHS[1:0] = 01: 16-bit, RxDataHS[15:0] <br> - RxDataWidthHS[1:0] = 10: 32-bit, RxDataHS[31:0] <br> - RxDataWidthHS[1:0] = 11: not used, reserved. <br> An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. | | RxDataHS[7:0], or RxDataHS[15:0], or RxDataHS[31:0] | 0 | MRXX <br> SXXX | High-Speed Receive Data. <br> High-speed data received by the lane module. If the RxValidHS signals indicate that more than 8 bits were received, then the byte reception order over the physical interface is RxDataHS[7:0] followed by RxDataHS[15:8] followed by RxDataHS[23:16] followed by RxDataHS[31:24]. Data is transferred on rising edges of RxWordClkHS. The following signals are defined for the High-Speed Receive Data based on the width of the receive data path: <br> - 8-bit width - RxDataHS[7:0] <br> - 16-bit width - RxDataHS[15:0] <br> - 32-bit width - RxDataHS[31:0] <br> An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be received as the first bit and the MSB will be received as the last bit. |
 符號 Dir  類別  描述

RxValidHS[0],或 RxValidHS[1:0],或 RxValidHS[3:0]
O
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收數據有效。此高電平信號表示通道模組正在將數據驅動到 RxDataHS 輸出的協議層。沒有“RxReadyHS”信號,協議層預期在每個 RxWordCIkHS 的上升沿捕獲 RxDataHS,當任何 RxValidHS 位被斷言時。協議層沒有減慢(“節流”)接收數據的規定。以下高速接收數據有效信號是根據接收數據通道的寬度定義的: - 8 位寬 - RxValidHS[0] - 16 位寬 - RxValidHS[1:0] - 32 位寬 - RxValidHS[3:0] 以下高速接收數據有效信號指示 RxDataHS 數據總線中哪些位包含有效數據,如下所示: - RxValidHS[0] - RxDataHS[7:0]包含從通道接收到的有效數據 - RxValidHS[1] - RxDataHS[15:8]包含從通道接收到的有效數據 - RxValidHS[2] - RxDataHS[23:16]包含從通道接收到的有效數據 - RxValidHS[3] - RxDataHS[31:24]包含從通道接收到的有效數據。
High-Speed Receive Data Valid. This active high signal indicates that the lane module is driving data to the protocol layer on the RxDataHS output. There is no "RxReadyHS" signal, and the protocol layer is expected to capture RxDataHS on every rising edge of RxWordCIkHS where any RxValidHS bit is asserted. There is no provision for the protocol layer to slow down ("throttle") the receive data. The following High-Speed Receive Data Valid signals are defined based on the width of the receive data path: - 8-bit width - RxValidHS[0] - 16-bit width - RxValidHS[1:0] - 32-bit width - RxValidHS[3:0] The following High-Speed Receive Data Valid signals indicate which bits of the RxDataHS data bus contain valid data as follows: - RxValidHS[0] - RxDataHS[7:0] contains valid data that was received from the channel - RxValidHS[1] - RxDataHS[15:8] contains valid data that was received from the channel - RxValidHS[2] - RxDataHS[23:16] contains valid data that was received from the channel - RxValidHS[3] - RxDataHS[31:24] contains valid data that was received from the channel.| High-Speed Receive Data Valid. | | :--- | | This active high signal indicates that the lane module is driving data to the protocol layer on the RxDataHS output. There is no "RxReadyHS" signal, and the protocol layer is expected to capture RxDataHS on every rising edge of RxWordCIkHS where any RxValidHS bit is asserted. There is no provision for the protocol layer to slow down ("throttle") the receive data. | | The following High-Speed Receive Data Valid signals are defined based on the width of the receive data path: | | - 8-bit width - RxValidHS[0] | | - 16-bit width - RxValidHS[1:0] | | - 32-bit width - RxValidHS[3:0] | | The following High-Speed Receive Data Valid signals indicate which bits of the RxDataHS data bus contain valid data as follows: | | - RxValidHS[0] - RxDataHS[7:0] contains valid data that was received from the channel | | - RxValidHS[1] - RxDataHS[15:8] contains valid data that was received from the channel | | - RxValidHS[2] - RxDataHS[23:16] contains valid data that was received from the channel | | - RxValidHS[3] - RxDataHS[31:24] contains valid data that was received from the channel. |
RxActiveHS O
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收啟用。此高信號表示車道模組正在積極接收來自車道互連的高速傳輸。
High-Speed Reception Active. This active high signal indicates that the Lane Module is actively receiving a High-Speed transmission from the Lane interconnect.| High-Speed Reception Active. | | :--- | | This active high signal indicates that the Lane Module is actively receiving a High-Speed transmission from the Lane interconnect. |
RxSyncHS 0
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

接收器同步已觀察到。這個高電平信號表示通道模組已經看到了適當的同步事件。在典型的高速傳輸中,RxSyncHS 在高速傳輸開始時,當 RxActiveHS 首次被啟用時,會在 RxWordClkHS 的一個週期內保持高電平。
Receiver Synchronization Observed. This active high signal indicates that the Lane Module has seen an appropriate synchronization event. In a typical High-Speed transmission, RxSyncHS is high for one cycle of RxWordClkHS at the beginning of a High-Speed transmission when RxActiveHS is first asserted.| Receiver Synchronization Observed. | | :--- | | This active high signal indicates that the Lane Module has seen an appropriate synchronization event. In a typical High-Speed transmission, RxSyncHS is high for one cycle of RxWordClkHS at the beginning of a High-Speed transmission when RxActiveHS is first asserted. |
RxCIkActiveHS 0 SCNN

接收器時鐘啟用。此非同步的高電平信號表示時鐘通道正在接收 DDR 時鐘信號。
Receiver Clock Active. This asynchronous, active high signal indicates that a Clock Lane is receiving a DDR clock signal.| Receiver Clock Active. | | :--- | | This asynchronous, active high signal indicates that a Clock Lane is receiving a DDR clock signal. |
RxDDRCIkHS 0 SCNN

接收器 DDR 時鐘。這是接收到的 DDR 時鐘 - 如果需要,協議可以使用它。當 RxClkActiveHS 為低時,該信號為低。
Receiver DDR Clock. This is the received DDR clock - it may be used by the protocol if required. This signal is low whenever RxClkActiveHS is low.| Receiver DDR Clock. | | :--- | | This is the received DDR clock - it may be used by the protocol if required. This signal is low whenever RxClkActiveHS is low. |
RxSkewCalHS 0 SXXX

高速接收偏差校準。此可選的高信號表示正在接收高速去偏差突發。當接收到全一同步模式時,RxSkewCalHS 被設置為活動狀態,當 Dp 和 Dn 過渡回 LP-11 停止狀態時,則清除為非活動狀態。
High-Speed Receive Skew Calibration. This optional active high signal indicates that the high speed deskew burst is being received. RxSkewCalHS is set to the active state when the all-ones sync pattern is received, and is cleared to the inactive state when Dp and Dn transition back to the LP-11 Stop State.| High-Speed Receive Skew Calibration. | | :--- | | This optional active high signal indicates that the high speed deskew burst is being received. RxSkewCalHS is set to the active state when the all-ones sync pattern is received, and is cleared to the inactive state when Dp and Dn transition back to the LP-11 Stop State. |
Symbol Dir Categories Description RxValidHS[0], or RxValidHS[1:0], or RxValidHS[3:0] O "MRXX SXXX" "High-Speed Receive Data Valid. This active high signal indicates that the lane module is driving data to the protocol layer on the RxDataHS output. There is no "RxReadyHS" signal, and the protocol layer is expected to capture RxDataHS on every rising edge of RxWordCIkHS where any RxValidHS bit is asserted. There is no provision for the protocol layer to slow down ("throttle") the receive data. The following High-Speed Receive Data Valid signals are defined based on the width of the receive data path: - 8-bit width - RxValidHS[0] - 16-bit width - RxValidHS[1:0] - 32-bit width - RxValidHS[3:0] The following High-Speed Receive Data Valid signals indicate which bits of the RxDataHS data bus contain valid data as follows: - RxValidHS[0] - RxDataHS[7:0] contains valid data that was received from the channel - RxValidHS[1] - RxDataHS[15:8] contains valid data that was received from the channel - RxValidHS[2] - RxDataHS[23:16] contains valid data that was received from the channel - RxValidHS[3] - RxDataHS[31:24] contains valid data that was received from the channel." RxActiveHS O "MRXX SXXX" "High-Speed Reception Active. This active high signal indicates that the Lane Module is actively receiving a High-Speed transmission from the Lane interconnect." RxSyncHS 0 "MRXX SXXX" "Receiver Synchronization Observed. This active high signal indicates that the Lane Module has seen an appropriate synchronization event. In a typical High-Speed transmission, RxSyncHS is high for one cycle of RxWordClkHS at the beginning of a High-Speed transmission when RxActiveHS is first asserted." RxCIkActiveHS 0 SCNN "Receiver Clock Active. This asynchronous, active high signal indicates that a Clock Lane is receiving a DDR clock signal." RxDDRCIkHS 0 SCNN "Receiver DDR Clock. This is the received DDR clock - it may be used by the protocol if required. This signal is low whenever RxClkActiveHS is low." RxSkewCalHS 0 SXXX "High-Speed Receive Skew Calibration. This optional active high signal indicates that the high speed deskew burst is being received. RxSkewCalHS is set to the active state when the all-ones sync pattern is received, and is cleared to the inactive state when Dp and Dn transition back to the LP-11 Stop State."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | RxValidHS[0], or RxValidHS[1:0], or RxValidHS[3:0] | O | MRXX <br> SXXX | High-Speed Receive Data Valid. <br> This active high signal indicates that the lane module is driving data to the protocol layer on the RxDataHS output. There is no "RxReadyHS" signal, and the protocol layer is expected to capture RxDataHS on every rising edge of RxWordCIkHS where any RxValidHS bit is asserted. There is no provision for the protocol layer to slow down ("throttle") the receive data. <br> The following High-Speed Receive Data Valid signals are defined based on the width of the receive data path: <br> - 8-bit width - RxValidHS[0] <br> - 16-bit width - RxValidHS[1:0] <br> - 32-bit width - RxValidHS[3:0] <br> The following High-Speed Receive Data Valid signals indicate which bits of the RxDataHS data bus contain valid data as follows: <br> - RxValidHS[0] - RxDataHS[7:0] contains valid data that was received from the channel <br> - RxValidHS[1] - RxDataHS[15:8] contains valid data that was received from the channel <br> - RxValidHS[2] - RxDataHS[23:16] contains valid data that was received from the channel <br> - RxValidHS[3] - RxDataHS[31:24] contains valid data that was received from the channel. | | RxActiveHS | O | MRXX <br> SXXX | High-Speed Reception Active. <br> This active high signal indicates that the Lane Module is actively receiving a High-Speed transmission from the Lane interconnect. | | RxSyncHS | 0 | MRXX <br> SXXX | Receiver Synchronization Observed. <br> This active high signal indicates that the Lane Module has seen an appropriate synchronization event. In a typical High-Speed transmission, RxSyncHS is high for one cycle of RxWordClkHS at the beginning of a High-Speed transmission when RxActiveHS is first asserted. | | RxCIkActiveHS | 0 | SCNN | Receiver Clock Active. <br> This asynchronous, active high signal indicates that a Clock Lane is receiving a DDR clock signal. | | RxDDRCIkHS | 0 | SCNN | Receiver DDR Clock. <br> This is the received DDR clock - it may be used by the protocol if required. This signal is low whenever RxClkActiveHS is low. | | RxSkewCalHS | 0 | SXXX | High-Speed Receive Skew Calibration. <br> This optional active high signal indicates that the high speed deskew burst is being received. RxSkewCalHS is set to the active state when the all-ones sync pattern is received, and is cleared to the inactive state when Dp and Dn transition back to the LP-11 Stop State. |
 符號 Dir  類別  描述

逃脫模式傳輸信號
TxClkEsc I MXXX SXXY  MXXX   SXXY  {:[" MXXX "],[" SXXY "]:}\begin{aligned} & \text { MXXX } \\ & \text { SXXY } \end{aligned}

逃逸模式傳輸時鐘。此時鐘直接用於生成逃逸序列。此時鐘的週期決定了第 6.6.2 節中定義的低功耗信號的相位時間。因此,它受到 D-PHY 規範的規範部分的限制。請參見第 9 節。請注意,此時鐘用於同步 TurnRequest,並且包括任何支持雙向高速操作的模塊,即使該模塊不支持傳輸或雙向逃逸模式。
Escape mode Transmit Clock. This clock is directly used to generate escape sequences. The period of this clock determines the phase times for Low-Power signals as defined in Section 6.6.2. It is therefore constrained by the normative part of the D-PHY specification. See Section 9. Note that this clock is used to synchronize TurnRequest and is included for any module that supports bi-directional High-Speed operation, even if that module does not support transmit or bidirectional escape mode.| Escape mode Transmit Clock. | | :--- | | This clock is directly used to generate escape sequences. The period of this clock determines the phase times for Low-Power signals as defined in Section 6.6.2. It is therefore constrained by the normative part of the D-PHY specification. See Section 9. Note that this clock is used to synchronize TurnRequest and is included for any module that supports bi-directional High-Speed operation, even if that module does not support transmit or bidirectional escape mode. |
TxRequestEsc I M X X X S X X Y M X X X S X X Y {:[MXXX],[SXXY]:}\begin{aligned} & M X X X \\ & S X X Y \end{aligned}

逃逸模式傳輸請求。這個高電平信號與 TxLpdtEsc、TxUlpsEsc 或 TxTriggerEsc 中的一個位元一起被斷言,用於請求進入逃逸模式。一旦進入逃逸模式,通道將保持在逃逸模式,直到 TxRequestEsc 被取消斷言。TxRequestEsc 僅在 TxRequestHS 為低電平時由協議斷言。
Escape mode Transmit Request. This active high signal, asserted together with exactly one of TxLpdtEsc, TxUlpsEsc, or one bit of TxTriggerEsc, is used to request entry into escape mode. Once in escape mode, the Lane stays in escape mode until TxRequestEsc is de-asserted. TxRequestEsc is only asserted by the protocol while TxRequestHS is low.| Escape mode Transmit Request. | | :--- | | This active high signal, asserted together with exactly one of TxLpdtEsc, TxUlpsEsc, or one bit of TxTriggerEsc, is used to request entry into escape mode. Once in escape mode, the Lane stays in escape mode until TxRequestEsc is de-asserted. TxRequestEsc is only asserted by the protocol while TxRequestHS is low. |
TxLpdtEsc I
MXAX
SXXA
MXAX SXXA| MXAX | | :--- | | SXXA |

逃逸模式傳輸低功耗數據。當 TxRequestEsc 被激活時,此高電平信號會使通道模組進入低功耗數據傳輸模式。通道模組將保持在此模式,直到 TxRequestEsc 被取消激活。當 TxLpdtEsc 被激活時,TxUlpsEsc 和 TxTriggerEsc 的所有位都是低電平。
Escape mode Transmit Low-Power Data. This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter Low-Power data transmission mode. The Lane Module remains in this mode until TxRequestEsc is de-asserted. TxUlpsEsc and all bits of TxTriggerEsc are low when TxLpdtEsc is asserted.| Escape mode Transmit Low-Power Data. | | :--- | | This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter Low-Power data transmission mode. The Lane Module remains in this mode until TxRequestEsc is de-asserted. | | TxUlpsEsc and all bits of TxTriggerEsc are low when TxLpdtEsc is asserted. |
TxUlpsExit I
MXXX
SXXY
MCNN
MXXX SXXY MCNN| MXXX | | :--- | | SXXY | | MCNN |

傳輸 ULP 退出序列。當 ULP 狀態為活動狀態且協議準備離開 ULP 狀態時,該高電平信號被啟用。當 TxUlpsExit 被啟用時,PHY 離開 ULP 狀態並開始驅動 Mark-1。當 TxRequestEsc 被禁用時,PHY 隨後驅動停止狀態 (LP-11)。TxUlpsExit 與 TxClkEsc 同步。當通道不在 ULP 狀態時,該信號將被忽略。
Transmit ULP Exit Sequence. This active high signal is asserted when ULP state is active and the protocol is ready to leave ULP state. The PHY leaves ULP state and begins driving Mark-1 after TxUlpsExit is asserted. The PHY later drives the Stop state (LP-11) when TxRequestEsc is deasserted. TxUlpsExit is synchronous to TxClkEsc. This signal is ignored when the Lane is not in the ULP State.| Transmit ULP Exit Sequence. | | :--- | | This active high signal is asserted when ULP state is active and the protocol is ready to leave ULP state. The PHY leaves ULP state and begins driving Mark-1 after TxUlpsExit is asserted. | | The PHY later drives the Stop state (LP-11) when | | TxRequestEsc is deasserted. TxUlpsExit is synchronous to TxClkEsc. | | This signal is ignored when the Lane is not in the ULP State. |
TxUlpsEsc I
MXXX
SXXY
MXXX SXXY| MXXX | | :--- | | SXXY |

逃逸模式傳輸超低功耗狀態。此高電位信號在 TxRequestEsc 被啟用時,會使通道模組進入超低功耗狀態。通道模組將保持在此模式,直到 TxRequestEsc 被取消。當 TxUlpsEsc 被啟用時,TxLpdtEsc 和 TxTriggerEsc 的所有位元均為低電位。
Escape mode Transmit Ultra-Low Power State. This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxRequestEsc is deasserted. TxLpdtEsc and all bits of TxTriggerEsc are low when TxUlpsEsc is asserted.| Escape mode Transmit Ultra-Low Power State. | | :--- | | This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxRequestEsc is deasserted. | | TxLpdtEsc and all bits of TxTriggerEsc are low when TxUlpsEsc is asserted. |
Symbol Dir Categories Description Escape Mode Transmit Signals TxClkEsc I " MXXX SXXY " "Escape mode Transmit Clock. This clock is directly used to generate escape sequences. The period of this clock determines the phase times for Low-Power signals as defined in Section 6.6.2. It is therefore constrained by the normative part of the D-PHY specification. See Section 9. Note that this clock is used to synchronize TurnRequest and is included for any module that supports bi-directional High-Speed operation, even if that module does not support transmit or bidirectional escape mode." TxRequestEsc I "MXXX SXXY" "Escape mode Transmit Request. This active high signal, asserted together with exactly one of TxLpdtEsc, TxUlpsEsc, or one bit of TxTriggerEsc, is used to request entry into escape mode. Once in escape mode, the Lane stays in escape mode until TxRequestEsc is de-asserted. TxRequestEsc is only asserted by the protocol while TxRequestHS is low." TxLpdtEsc I "MXAX SXXA" "Escape mode Transmit Low-Power Data. This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter Low-Power data transmission mode. The Lane Module remains in this mode until TxRequestEsc is de-asserted. TxUlpsEsc and all bits of TxTriggerEsc are low when TxLpdtEsc is asserted." TxUlpsExit I "MXXX SXXY MCNN" "Transmit ULP Exit Sequence. This active high signal is asserted when ULP state is active and the protocol is ready to leave ULP state. The PHY leaves ULP state and begins driving Mark-1 after TxUlpsExit is asserted. The PHY later drives the Stop state (LP-11) when TxRequestEsc is deasserted. TxUlpsExit is synchronous to TxClkEsc. This signal is ignored when the Lane is not in the ULP State." TxUlpsEsc I "MXXX SXXY" "Escape mode Transmit Ultra-Low Power State. This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxRequestEsc is deasserted. TxLpdtEsc and all bits of TxTriggerEsc are low when TxUlpsEsc is asserted."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | Escape Mode Transmit Signals | | | | | TxClkEsc | I | $\begin{aligned} & \text { MXXX } \\ & \text { SXXY } \end{aligned}$ | Escape mode Transmit Clock. <br> This clock is directly used to generate escape sequences. The period of this clock determines the phase times for Low-Power signals as defined in Section 6.6.2. It is therefore constrained by the normative part of the D-PHY specification. See Section 9. Note that this clock is used to synchronize TurnRequest and is included for any module that supports bi-directional High-Speed operation, even if that module does not support transmit or bidirectional escape mode. | | TxRequestEsc | I | $\begin{aligned} & M X X X \\ & S X X Y \end{aligned}$ | Escape mode Transmit Request. <br> This active high signal, asserted together with exactly one of TxLpdtEsc, TxUlpsEsc, or one bit of TxTriggerEsc, is used to request entry into escape mode. Once in escape mode, the Lane stays in escape mode until TxRequestEsc is de-asserted. TxRequestEsc is only asserted by the protocol while TxRequestHS is low. | | TxLpdtEsc | I | MXAX <br> SXXA | Escape mode Transmit Low-Power Data. <br> This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter Low-Power data transmission mode. The Lane Module remains in this mode until TxRequestEsc is de-asserted. <br> TxUlpsEsc and all bits of TxTriggerEsc are low when TxLpdtEsc is asserted. | | TxUlpsExit | I | MXXX <br> SXXY <br> MCNN | Transmit ULP Exit Sequence. <br> This active high signal is asserted when ULP state is active and the protocol is ready to leave ULP state. The PHY leaves ULP state and begins driving Mark-1 after TxUlpsExit is asserted. <br> The PHY later drives the Stop state (LP-11) when <br> TxRequestEsc is deasserted. TxUlpsExit is synchronous to TxClkEsc. <br> This signal is ignored when the Lane is not in the ULP State. | | TxUlpsEsc | I | MXXX <br> SXXY | Escape mode Transmit Ultra-Low Power State. <br> This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxRequestEsc is deasserted. <br> TxLpdtEsc and all bits of TxTriggerEsc are low when TxUlpsEsc is asserted. |
 符號 Dir  類別  描述
TxTriggerEsc[3:0] I MXXX SXXY  MXXX   SXXY  {:[" MXXX "],[" SXXY "]:}\begin{aligned} & \text { MXXX } \\ & \text { SXXY } \end{aligned}

逃逸模式傳輸觸發器 0-3。這些高電平信號中的一個與 TxRequestEsc 一起被斷言,以使相關的觸發器通過通道互連發送。在接收通道模組中,Rx TriggerEsc 的相同位隨後被斷言並保持斷言,直到通道互連返回到停止狀態,這發生在發射器的 TxRequestEsc 被取消斷言時。在任何給定時間內,只有一位 TxTriggerEsc 被斷言,並且僅當 TxLpdtEsc 和 TxUlpsEsc 都為低電平時。TxTriggerEsc[0] 對應於重置觸發器。TxTriggerEsc[1] 對應於 HS 測試模式觸發的進入序列。TxTriggerEsc[2] 對應於未知-4 觸發器。TxTriggerEsc[3] 對應於未知-5 觸發器。
Escape mode Transmit Trigger 0-3. One of these active high signals is asserted with TxRequestEsc to cause the associated Trigger to be sent across the Lane interconnect. In the receiving Lane Module, the same bit of Rx TriggerEsc is then asserted and remains asserted until the Lane interconnect returns to Stop state, which happens when TxRequestEsc is de-asserted at the transmitter. Only one bit of TxTriggerEsc is asserted at any given time, and only when TxLpdtEsc and TxUlpsEsc are both low. TxTriggerEsc[0] corresponds to Reset-Trigger. TxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. TxTriggerEsc[2] corresponds to Unknown-4 Trigger. TxTriggerEsc[3] corresponds to Unknown-5 Trigger.| Escape mode Transmit Trigger 0-3. | | :--- | | One of these active high signals is asserted with TxRequestEsc to cause the associated Trigger to be sent across the Lane interconnect. In the receiving Lane Module, the same bit of Rx TriggerEsc is then asserted and remains asserted until the Lane interconnect returns to Stop state, which happens when TxRequestEsc is de-asserted at the transmitter. | | Only one bit of TxTriggerEsc is asserted at any given time, and only when TxLpdtEsc and TxUlpsEsc are both low. | | TxTriggerEsc[0] corresponds to Reset-Trigger. | | TxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. | | TxTriggerEsc[2] corresponds to Unknown-4 Trigger. | | TxTriggerEsc[3] corresponds to Unknown-5 Trigger. |
TxDataEsc[7:0] I
MXAX
SXXA
MXAX SXXA| MXAX | | :--- | | SXXA |

逃逸模式傳輸數據。這是以低功耗數據傳輸模式傳輸的八位逃逸模式數據。連接到 TxDataEsc[0]的信號首先被傳輸。數據在 TxCIkEsc 的上升沿被捕獲。
Escape mode Transmit Data. This is the eight bit escape mode data to be transmitted in LowPower data transmission mode. The signal connected to TxDataEsc[0] is transmitted first. Data is captured on rising edges of TxCIkEsc.| Escape mode Transmit Data. | | :--- | | This is the eight bit escape mode data to be transmitted in LowPower data transmission mode. The signal connected to TxDataEsc[0] is transmitted first. Data is captured on rising edges of TxCIkEsc. |
TxValidEsc I
MXAX
SXXA
MXAX SXXA| MXAX | | :--- | | SXXA |

逃逸模式傳輸數據有效。這個高電平信號表示協議正在驅動有效數據在 TxDataEsc 上進行傳輸。當 TxRequestEsc、TxValidEsc 和 TxReadyEsc 在同一上升的 TxClkEsc 時鐘邊緣上都為活動狀態時,通道模塊接受數據。
Escape mode Transmit Data Valid. This active high signal indicates that the protocol is driving valid data on TxDataEsc to be transmitted. The Lane Module accepts the data when TxRequestEsc, TxValidEsc and TxReadyEsc are all active on the same rising TxClkEsc clock edge.| Escape mode Transmit Data Valid. | | :--- | | This active high signal indicates that the protocol is driving valid data on TxDataEsc to be transmitted. The Lane Module accepts the data when TxRequestEsc, TxValidEsc and TxReadyEsc are all active on the same rising TxClkEsc clock edge. |
TxReadyEsc O
MXAX
SXXA
MXAX SXXA| MXAX | | :--- | | SXXA |

逃逸模式傳輸準備。這個高電平信號表示 TxDataEsc 被通道模組接受以進行串行傳輸。TxReadyEsc 在 TxClkEsc 的上升沿有效。
Escape mode Transmit Ready. This active high signal indicates that TxDataEsc is accepted by the Lane Module to be serially transmitted. TxReadyEsc is valid on rising edges of TxClkEsc.| Escape mode Transmit Ready. | | :--- | | This active high signal indicates that TxDataEsc is accepted by the Lane Module to be serially transmitted. TxReadyEsc is valid on rising edges of TxClkEsc. |

逃脫模式接收信號
RxCIkEsc O MXXY SXXX

逃逸模式接收時鐘。此信號用於在逃逸模式下將接收的數據傳輸到協議中。這個“時鐘”是從通道互連中的兩個低功耗信號生成的。由於逃逸模式數據傳輸的非同步特性,這個“時鐘”可能不是周期性的。
Escape mode Receive Clock. This signal is used to transfer received data to the protocol during escape mode. This "clock" is generated from the two Low-Power signals in the Lane interconnect. Because of the asynchronous nature of Escape mode data transmission, this "clock" may not be periodic.| Escape mode Receive Clock. | | :--- | | This signal is used to transfer received data to the protocol during escape mode. This "clock" is generated from the two Low-Power signals in the Lane interconnect. Because of the asynchronous nature of Escape mode data transmission, this "clock" may not be periodic. |
RxLpdtEsc O MXXA SXAX

逃逸低功耗數據接收模式。此高電平信號被激活以指示通道模塊處於低功耗數據接收模式。在此模式下,當 RxValidEsc 為活動狀態時,接收到的數據字節會驅動到 RxDataEsc 輸出。通道模塊在 RxLpdtEsc 被激活的情況下保持在此模式,直到在通道互連上檢測到停止狀態。
Escape Low-Power Data Receive mode. This active high signal is asserted to indicate that the Lane Module is in Low-Power data receive mode. While in this mode, received data bytes are driven onto the RxDataEsc output when RxValidEsc is active. The Lane Module remains in this mode with RxLpdtEsc asserted until a Stop state is detected on the Lane interconnect.| Escape Low-Power Data Receive mode. | | :--- | | This active high signal is asserted to indicate that the Lane Module is in Low-Power data receive mode. While in this mode, received data bytes are driven onto the RxDataEsc output when RxValidEsc is active. The Lane Module remains in this mode with RxLpdtEsc asserted until a Stop state is detected on the Lane interconnect. |
RxUlpsEsc O
MXXY
SXXX
MXXY SXXX| MXXY | | :--- | | SXXX |

逃脫超低功耗(接收)模式。此高電平信號被激活以指示通道模組已進入超低功耗狀態。通道模組在 RxUlpsEsc 被激活的情況下保持在此模式,直到在通道互連上檢測到停止狀態。
Escape Ultra-Low Power (Receive) mode. This active high signal is asserted to indicate that the Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsEsc asserted until a Stop state is detected on the Lane interconnect.| Escape Ultra-Low Power (Receive) mode. | | :--- | | This active high signal is asserted to indicate that the Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsEsc asserted until a Stop state is detected on the Lane interconnect. |
Symbol Dir Categories Description TxTriggerEsc[3:0] I " MXXX SXXY " "Escape mode Transmit Trigger 0-3. One of these active high signals is asserted with TxRequestEsc to cause the associated Trigger to be sent across the Lane interconnect. In the receiving Lane Module, the same bit of Rx TriggerEsc is then asserted and remains asserted until the Lane interconnect returns to Stop state, which happens when TxRequestEsc is de-asserted at the transmitter. Only one bit of TxTriggerEsc is asserted at any given time, and only when TxLpdtEsc and TxUlpsEsc are both low. TxTriggerEsc[0] corresponds to Reset-Trigger. TxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. TxTriggerEsc[2] corresponds to Unknown-4 Trigger. TxTriggerEsc[3] corresponds to Unknown-5 Trigger." TxDataEsc[7:0] I "MXAX SXXA" "Escape mode Transmit Data. This is the eight bit escape mode data to be transmitted in LowPower data transmission mode. The signal connected to TxDataEsc[0] is transmitted first. Data is captured on rising edges of TxCIkEsc." TxValidEsc I "MXAX SXXA" "Escape mode Transmit Data Valid. This active high signal indicates that the protocol is driving valid data on TxDataEsc to be transmitted. The Lane Module accepts the data when TxRequestEsc, TxValidEsc and TxReadyEsc are all active on the same rising TxClkEsc clock edge." TxReadyEsc O "MXAX SXXA" "Escape mode Transmit Ready. This active high signal indicates that TxDataEsc is accepted by the Lane Module to be serially transmitted. TxReadyEsc is valid on rising edges of TxClkEsc." Escape Mode Receive Signals RxCIkEsc O MXXY SXXX "Escape mode Receive Clock. This signal is used to transfer received data to the protocol during escape mode. This "clock" is generated from the two Low-Power signals in the Lane interconnect. Because of the asynchronous nature of Escape mode data transmission, this "clock" may not be periodic." RxLpdtEsc O MXXA SXAX "Escape Low-Power Data Receive mode. This active high signal is asserted to indicate that the Lane Module is in Low-Power data receive mode. While in this mode, received data bytes are driven onto the RxDataEsc output when RxValidEsc is active. The Lane Module remains in this mode with RxLpdtEsc asserted until a Stop state is detected on the Lane interconnect." RxUlpsEsc O "MXXY SXXX" "Escape Ultra-Low Power (Receive) mode. This active high signal is asserted to indicate that the Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsEsc asserted until a Stop state is detected on the Lane interconnect."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | TxTriggerEsc[3:0] | I | $\begin{aligned} & \text { MXXX } \\ & \text { SXXY } \end{aligned}$ | Escape mode Transmit Trigger 0-3. <br> One of these active high signals is asserted with TxRequestEsc to cause the associated Trigger to be sent across the Lane interconnect. In the receiving Lane Module, the same bit of Rx TriggerEsc is then asserted and remains asserted until the Lane interconnect returns to Stop state, which happens when TxRequestEsc is de-asserted at the transmitter. <br> Only one bit of TxTriggerEsc is asserted at any given time, and only when TxLpdtEsc and TxUlpsEsc are both low. <br> TxTriggerEsc[0] corresponds to Reset-Trigger. <br> TxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. <br> TxTriggerEsc[2] corresponds to Unknown-4 Trigger. <br> TxTriggerEsc[3] corresponds to Unknown-5 Trigger. | | TxDataEsc[7:0] | I | MXAX <br> SXXA | Escape mode Transmit Data. <br> This is the eight bit escape mode data to be transmitted in LowPower data transmission mode. The signal connected to TxDataEsc[0] is transmitted first. Data is captured on rising edges of TxCIkEsc. | | TxValidEsc | I | MXAX <br> SXXA | Escape mode Transmit Data Valid. <br> This active high signal indicates that the protocol is driving valid data on TxDataEsc to be transmitted. The Lane Module accepts the data when TxRequestEsc, TxValidEsc and TxReadyEsc are all active on the same rising TxClkEsc clock edge. | | TxReadyEsc | O | MXAX <br> SXXA | Escape mode Transmit Ready. <br> This active high signal indicates that TxDataEsc is accepted by the Lane Module to be serially transmitted. TxReadyEsc is valid on rising edges of TxClkEsc. | | Escape Mode Receive Signals | | | | | RxCIkEsc | O | MXXY SXXX | Escape mode Receive Clock. <br> This signal is used to transfer received data to the protocol during escape mode. This "clock" is generated from the two Low-Power signals in the Lane interconnect. Because of the asynchronous nature of Escape mode data transmission, this "clock" may not be periodic. | | RxLpdtEsc | O | MXXA SXAX | Escape Low-Power Data Receive mode. <br> This active high signal is asserted to indicate that the Lane Module is in Low-Power data receive mode. While in this mode, received data bytes are driven onto the RxDataEsc output when RxValidEsc is active. The Lane Module remains in this mode with RxLpdtEsc asserted until a Stop state is detected on the Lane interconnect. | | RxUlpsEsc | O | MXXY <br> SXXX | Escape Ultra-Low Power (Receive) mode. <br> This active high signal is asserted to indicate that the Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsEsc asserted until a Stop state is detected on the Lane interconnect. |
 符號 Dir  類別  描述
RxTriggerEsc[3:0] O
MXXY
SXXX
MXXY SXXX| MXXY | | :--- | | SXXX |

逃逸模式接收觸發器 0-3。這些高電平信號表示已接收到觸發事件。被確認的 RxTriggerEsc 信號保持活動狀態,直到在通道互連上檢測到停止狀態。RxTriggerEsc[0] 對應於重置觸發器。RxTriggerEsc[1] 對應於 HS 測試模式觸發的進入序列。RxTriggerEsc[2] 對應於未知-4 觸發器。RxTriggerEsc[3] 對應於未知-5 觸發器。
Escape mode Receive Trigger 0-3. These active high signals indicate that a trigger event has been received. The asserted RxTriggerEsc signal remains active until a Stop state is detected on the Lane interconnect. RxTriggerEsc[0] corresponds to Reset-Trigger. RxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. RxTriggerEsc[2] corresponds to Unknown-4 Trigger. RxTriggerEsc[3] corresponds to Unknown-5 Trigger.| Escape mode Receive Trigger 0-3. | | :--- | | These active high signals indicate that a trigger event has been received. The asserted RxTriggerEsc signal remains active until a Stop state is detected on the Lane interconnect. | | RxTriggerEsc[0] corresponds to Reset-Trigger. | | RxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. | | RxTriggerEsc[2] corresponds to Unknown-4 Trigger. | | RxTriggerEsc[3] corresponds to Unknown-5 Trigger. |
RxDataEsc[7:0] O
MXXA
SXAX
MXXA SXAX| MXXA | | :--- | | SXAX |

逃逸模式接收數據。這是由通道模塊接收到的八位逃逸模式低功耗數據。連接到 RxDataEsc[0]的信號首先被接收。數據在 RxCIkEsc 的上升沿傳輸。
Escape mode Receive Data. This is the eight-bit escape mode Low-Power data received by the Lane Module. The signal connected to RxDataEsc[0] was received first. Data is transferred on rising edges of RxCIkEsc.| Escape mode Receive Data. | | :--- | | This is the eight-bit escape mode Low-Power data received by the Lane Module. The signal connected to RxDataEsc[0] was received first. Data is transferred on rising edges of RxCIkEsc. |
RxValidEsc O
MXXA
SXAX
MXXA SXAX| MXXA | | :--- | | SXAX |

逃逸模式接收數據有效。這個高電平信號表示通道模塊正在將有效數據驅動到 RxDataEsc 輸出的協議上。沒有"RxReadyEsc"信號,協議預期在每個 RxClkEsc 的上升沿捕獲 RxDataEsc,當 RxValidEsc 被斷言時。協議沒有減慢("節流")接收數據的條款。
Escape mode Receive Data Valid. This active high signal indicates that the Lane Module is driving valid data to the protocol on the RxDataEsc output. There is no "RxReadyEsc" signal, and the protocol is expected to capture RxDataEsc on every rising edge of RxClkEsc where RxValidEsc is asserted. There is no provision for the protocol to slow down ("throttle") the receive data.| Escape mode Receive Data Valid. | | :--- | | This active high signal indicates that the Lane Module is driving valid data to the protocol on the RxDataEsc output. There is no "RxReadyEsc" signal, and the protocol is expected to capture RxDataEsc on every rising edge of RxClkEsc where RxValidEsc is asserted. There is no provision for the protocol to slow down ("throttle") the receive data. |
 控制信號
TurnRequest I
XRXX
XFXY
XRXX XFXY| XRXX | | :--- | | XFXY |

轉向請求。此高電平信號用於指示協議希望轉向通道,允許另一方開始傳輸。TurnRequest 在 TxClkEsc 的上升沿有效。TurnRequest 只對當前為發射器的通道模組有意義(方向=0)。如果通道模組處於接收模式(方向=1),則此信號將被忽略。
Turn Around Request. This active high signal is used to indicate that the protocol desires to turn the Lane around, allowing the other side to begin transmission. TurnRequest is valid on rising edges of TxClkEsc. TurnRequest is only meaningful for a Lane Module that is currently the transmitter (Direction=0). If the Lane Module is in receive mode (Direction=1), this signal is ignored.| Turn Around Request. | | :--- | | This active high signal is used to indicate that the protocol desires to turn the Lane around, allowing the other side to begin transmission. TurnRequest is valid on rising edges of TxClkEsc. TurnRequest is only meaningful for a Lane Module that is currently the transmitter (Direction=0). If the Lane Module is in receive mode (Direction=1), this signal is ignored. |
 方向 0 XRXX XFXY  XRXX   XFXY  {:[" XRXX "],[" XFXY "]:}\begin{aligned} & \text { XRXX } \\ & \text { XFXY } \end{aligned}

傳輸/接收方向。此信號用於指示通道互連的當前方向。當方向=0 時,通道處於傳輸模式( 0 = 0 = 0=0= 輸出)。當方向=1 時,通道處於接收模式(1=輸入)。
Transmit/Receive Direction. This signal is used to indicate the current direction of the Lane interconnect. When Direction=0, the Lane is in transmit mode ( 0= Output). When Direction=1, the Lane is in receive mode (1=Input).| Transmit/Receive Direction. | | :--- | | This signal is used to indicate the current direction of the Lane interconnect. When Direction=0, the Lane is in transmit mode ( $0=$ Output). When Direction=1, the Lane is in receive mode (1=Input). |
TurnDisable I XRXX XFXY  XRXX   XFXY  {:[" XRXX "],[" XFXY "]:}\begin{aligned} & \text { XRXX } \\ & \text { XFXY } \end{aligned}

禁用轉向。此信號用於防止(雙向)通道進入傳輸模式,即使它在通道互連上觀察到轉向請求。這對於防止在單向通道模塊連接到雙向通道模塊時出現潛在的“鎖死”情況非常有用。
Disable Turn-around. This signal is used to prevent a (bi-directional) Lane from going into transmit mode - even if it observes a turn-around request on the Lane interconnect. This is useful to prevent a potential "lock-up" situation when a unidirectional Lane Module is connected to a bi-directional Lane Module.| Disable Turn-around. | | :--- | | This signal is used to prevent a (bi-directional) Lane from going into transmit mode - even if it observes a turn-around request on the Lane interconnect. This is useful to prevent a potential "lock-up" situation when a unidirectional Lane Module is connected to a bi-directional Lane Module. |
ForceRxmode I
MRXX
MXXY
SXXX
MRXX MXXY SXXX| MRXX | | :--- | | MXXY | | SXXX |

強制通道模組進入接收模式 / 等待停止狀態。此信號允許協議初始化通道模組,或強制雙向通道模組進入接收模式。此信號在初始化過程中或用於解決競爭情況時使用。當此信號為高時,通道模組立即轉換為接收控制模式,並等待在通道互連上出現停止狀態。用於初始化時,只有當 Dp 和 Dn 輸入在停止狀態下持續時間 Tinit 或更長時間時,才應釋放此信號,即驅動為低。
Force Lane Module Into Receive mode / Wait for Stop state. This signal allows the protocol to initialize a Lane Module, or force a bi-directional Lane Module, into receive mode. This signal is used during initialization or to resolve a contention situation. When this signal is high, the Lane Module immediately transitions into receive control mode and waits for a Stop state to appear on the Lane interconnect. When used for initialization, this signal should be released, i.e. driven low, only when the Dp & Dn inputs are in Stop state for a time Tinit, or longer.| Force Lane Module Into Receive mode / Wait for Stop state. | | :--- | | This signal allows the protocol to initialize a Lane Module, or force a bi-directional Lane Module, into receive mode. This signal is used during initialization or to resolve a contention situation. When this signal is high, the Lane Module immediately transitions into receive control mode and waits for a Stop state to appear on the Lane interconnect. When used for initialization, this signal should be released, i.e. driven low, only when the Dp & Dn inputs are in Stop state for a time Tinit, or longer. |
Symbol Dir Categories Description RxTriggerEsc[3:0] O "MXXY SXXX" "Escape mode Receive Trigger 0-3. These active high signals indicate that a trigger event has been received. The asserted RxTriggerEsc signal remains active until a Stop state is detected on the Lane interconnect. RxTriggerEsc[0] corresponds to Reset-Trigger. RxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. RxTriggerEsc[2] corresponds to Unknown-4 Trigger. RxTriggerEsc[3] corresponds to Unknown-5 Trigger." RxDataEsc[7:0] O "MXXA SXAX" "Escape mode Receive Data. This is the eight-bit escape mode Low-Power data received by the Lane Module. The signal connected to RxDataEsc[0] was received first. Data is transferred on rising edges of RxCIkEsc." RxValidEsc O "MXXA SXAX" "Escape mode Receive Data Valid. This active high signal indicates that the Lane Module is driving valid data to the protocol on the RxDataEsc output. There is no "RxReadyEsc" signal, and the protocol is expected to capture RxDataEsc on every rising edge of RxClkEsc where RxValidEsc is asserted. There is no provision for the protocol to slow down ("throttle") the receive data." Control Signals TurnRequest I "XRXX XFXY" "Turn Around Request. This active high signal is used to indicate that the protocol desires to turn the Lane around, allowing the other side to begin transmission. TurnRequest is valid on rising edges of TxClkEsc. TurnRequest is only meaningful for a Lane Module that is currently the transmitter (Direction=0). If the Lane Module is in receive mode (Direction=1), this signal is ignored." Direction 0 " XRXX XFXY " "Transmit/Receive Direction. This signal is used to indicate the current direction of the Lane interconnect. When Direction=0, the Lane is in transmit mode ( 0= Output). When Direction=1, the Lane is in receive mode (1=Input)." TurnDisable I " XRXX XFXY " "Disable Turn-around. This signal is used to prevent a (bi-directional) Lane from going into transmit mode - even if it observes a turn-around request on the Lane interconnect. This is useful to prevent a potential "lock-up" situation when a unidirectional Lane Module is connected to a bi-directional Lane Module." ForceRxmode I "MRXX MXXY SXXX" "Force Lane Module Into Receive mode / Wait for Stop state. This signal allows the protocol to initialize a Lane Module, or force a bi-directional Lane Module, into receive mode. This signal is used during initialization or to resolve a contention situation. When this signal is high, the Lane Module immediately transitions into receive control mode and waits for a Stop state to appear on the Lane interconnect. When used for initialization, this signal should be released, i.e. driven low, only when the Dp & Dn inputs are in Stop state for a time Tinit, or longer."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | RxTriggerEsc[3:0] | O | MXXY <br> SXXX | Escape mode Receive Trigger 0-3. <br> These active high signals indicate that a trigger event has been received. The asserted RxTriggerEsc signal remains active until a Stop state is detected on the Lane interconnect. <br> RxTriggerEsc[0] corresponds to Reset-Trigger. <br> RxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. <br> RxTriggerEsc[2] corresponds to Unknown-4 Trigger. <br> RxTriggerEsc[3] corresponds to Unknown-5 Trigger. | | RxDataEsc[7:0] | O | MXXA <br> SXAX | Escape mode Receive Data. <br> This is the eight-bit escape mode Low-Power data received by the Lane Module. The signal connected to RxDataEsc[0] was received first. Data is transferred on rising edges of RxCIkEsc. | | RxValidEsc | O | MXXA <br> SXAX | Escape mode Receive Data Valid. <br> This active high signal indicates that the Lane Module is driving valid data to the protocol on the RxDataEsc output. There is no "RxReadyEsc" signal, and the protocol is expected to capture RxDataEsc on every rising edge of RxClkEsc where RxValidEsc is asserted. There is no provision for the protocol to slow down ("throttle") the receive data. | | Control Signals | | | | | TurnRequest | I | XRXX <br> XFXY | Turn Around Request. <br> This active high signal is used to indicate that the protocol desires to turn the Lane around, allowing the other side to begin transmission. TurnRequest is valid on rising edges of TxClkEsc. TurnRequest is only meaningful for a Lane Module that is currently the transmitter (Direction=0). If the Lane Module is in receive mode (Direction=1), this signal is ignored. | | Direction | 0 | $\begin{aligned} & \text { XRXX } \\ & \text { XFXY } \end{aligned}$ | Transmit/Receive Direction. <br> This signal is used to indicate the current direction of the Lane interconnect. When Direction=0, the Lane is in transmit mode ( $0=$ Output). When Direction=1, the Lane is in receive mode (1=Input). | | TurnDisable | I | $\begin{aligned} & \text { XRXX } \\ & \text { XFXY } \end{aligned}$ | Disable Turn-around. <br> This signal is used to prevent a (bi-directional) Lane from going into transmit mode - even if it observes a turn-around request on the Lane interconnect. This is useful to prevent a potential "lock-up" situation when a unidirectional Lane Module is connected to a bi-directional Lane Module. | | ForceRxmode | I | MRXX <br> MXXY <br> SXXX | Force Lane Module Into Receive mode / Wait for Stop state. <br> This signal allows the protocol to initialize a Lane Module, or force a bi-directional Lane Module, into receive mode. This signal is used during initialization or to resolve a contention situation. When this signal is high, the Lane Module immediately transitions into receive control mode and waits for a Stop state to appear on the Lane interconnect. When used for initialization, this signal should be released, i.e. driven low, only when the Dp & Dn inputs are in Stop state for a time Tinit, or longer. |
 符號 Dir  類別  描述
ForceTxStopmode I
MXXX
SRXX
SXXY
MXXX SRXX SXXY| MXXX | | :--- | | SRXX | | SXXY |

強制通道模組進入傳輸模式 / 生成停止狀態。此信號允許協議在初始化或出現錯誤情況(例如超時)時強制通道模組進入傳輸模式和停止狀態。當此信號為高時,通道模組立即轉換為傳輸模式,模組狀態機被強制進入停止狀態。
Stopstate O
XXXX
XCNN
XXXX XCNN| XXXX | | :--- | | XCNN |

通道處於停止狀態。這個高電平信號表示通道模組,無論是發射器還是接收器,當前都處於停止狀態。請注意,這個信號與 PPI 介面中的任何時鐘都是非同步的。此外,協議可能會使用這個信號間接確定 PHY 線路電平是否處於 LP-11 狀態。
Lane is in Stop state. This active high signal indicates that the Lane Module, regardless of whether the Lane Module is a transmitter or a receiver, is currently in Stop state. Note that this signal is asynchronous to any clock in the PPI interface. Also, the protocol may use this signal to indirectly determine if the PHY line levels are in the LP-11 state.| Lane is in Stop state. | | :--- | | This active high signal indicates that the Lane Module, regardless of whether the Lane Module is a transmitter or a receiver, is currently in Stop state. Note that this signal is asynchronous to any clock in the PPI interface. Also, the protocol may use this signal to indirectly determine if the PHY line levels are in the LP-11 state. |
 啟用 I
XXXX
XCNN
XXXX XCNN| XXXX | | :--- | | XCNN |

啟用車道模組。此高電位信號強制車道模組脫離“關閉”狀態。當啟用信號為低時,所有線驅動器、接收器、終端和爭用檢測器都會關閉。此外,當啟用信號為低時,所有其他 PPI 輸入將被忽略,所有 PPI 輸出將被驅動到默認的非活動狀態。啟用信號是一個電平敏感信號,並不依賴於任何時鐘。
Enable Lane Module. This active high signal forces the Lane Module out of "shutdown". All line drivers, receivers, terminators, and contention detectors are turned off when Enable is low. Furthermore, while Enable is low, all other PPI inputs are ignored and all PPI outputs are driven to the default inactive state. Enable is a level sensitive signal and does not depend on any clock.| Enable Lane Module. | | :--- | | This active high signal forces the Lane Module out of "shutdown". All line drivers, receivers, terminators, and contention detectors are turned off when Enable is low. Furthermore, while Enable is low, all other PPI inputs are ignored and all PPI outputs are driven to the default inactive state. Enable is a level sensitive signal and does not depend on any clock. |
TxUlpsClk I MCNN

在時鐘通道上傳輸超低功耗狀態。此高電平信號被啟用以使時鐘通道模組進入超低功耗狀態。通道模組將保持在此模式,直到 TxUlpsClk 被取消啟用。
Transmit Ultra-Low Power State on Clock Lane. This active high signal is asserted to cause a Clock Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxUlpsClk is de-asserted.| Transmit Ultra-Low Power State on Clock Lane. | | :--- | | This active high signal is asserted to cause a Clock Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxUlpsClk is de-asserted. |
RxUlpsClkNot 0 SCNN

在時鐘通道接收超低功耗狀態。此低有效信號被激活以指示時鐘通道模組已進入超低功耗狀態。通道模組在此模式下保持,直到在通道互連上檢測到停止狀態,RxUlpsClkNot 被激活。
Receive Ultra-Low Power State on Clock Lane. This active low signal is asserted to indicate that the Clock Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsClkNot asserted until a Stop state is detected on the Lane Interconnect.| Receive Ultra-Low Power State on Clock Lane. | | :--- | | This active low signal is asserted to indicate that the Clock Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsClkNot asserted until a Stop state is detected on the Lane Interconnect. |
UlpsActiveNot O
XXXX
XCNN
XXXX XCNN| XXXX | | :--- | | XCNN |

ULP 狀態(不)活動。這個低有效信號被斷言以指示通道處於 ULP 狀態。對於發射器,這個信號在 TxUlpsEsc 和 TxRequestEsc(對於時鐘通道為 TxUlpsClk)被斷言後的一段時間內被斷言。發射 PHY 繼續供應 TxClkEsc,直到 UlpsActiveNot 被斷言。為了離開 ULP 狀態,發射器首先將 TxUlpsExit 驅動為高,然後等待 UlpsActive Not 變為高(不活動)。此時,發射 PHY 是活動的,並已開始在通道上傳輸 Mark-1。協議等待一段時間 Twakeup,然後將 TxRequestEsc(TxUlpsCIk)設為不活動,以將通道返回到停止狀態。對於接收器,這個信號指示通道處於 ULP 狀態。在 ULP 狀態開始時,UlpsActiveNot 與 RxUlpsEsc 一起被斷言,或對於時鐘通道為 RxUlpsCIkNot。在 ULP 狀態結束時,這個信號變為不活動,以指示已觀察到 Mark-1 狀態。稍後,在一段時間 Twakeup 之後,RxUlpsEsc(或 RxUlpsClkNot)信號被取消斷言。
ULP State (not) Active. This active low signal is asserted to indicate that the Lane is in ULP state. For a transmitter, this signal is asserted some time after TxUlpsEsc and TxRequestEsc (TxUlpsClk for a Clock Lane) are asserted. The transmitting PHY continues to supply TxClkEsc until UlpsActiveNot is asserted. In order to leave ULP state, the transmitter first drives TxUlpsExit high, then waits for UlpsActive Not to become high (inactive). At that point, the transmitting PHY is active and has started transmitting a Mark-1 on the Lines. The protocol waits for a time Twakeup and then drives TxRequestEsc (TxUlpsCIk) inactive to return the Lane to Stop state. For a receiver, this signal indicates that the Lane is in ULP state. At the beginning of ULP state, UlpsActiveNot is asserted together with RxUlpsEsc, or RxUlpsCIkNot for a Clock Lane. At the end of the ULP state, this signal becomes inactive to indicate that the Mark-1 state has been observed. Later, after a period of time Twakeup, the RxUlpsEsc (or RxUlpsClkNot) signal is deasserted.| ULP State (not) Active. | | :--- | | This active low signal is asserted to indicate that the Lane is in ULP state. | | For a transmitter, this signal is asserted some time after TxUlpsEsc and TxRequestEsc (TxUlpsClk for a Clock Lane) are asserted. The transmitting PHY continues to supply TxClkEsc until UlpsActiveNot is asserted. In order to leave ULP state, the transmitter first drives TxUlpsExit high, then waits for UlpsActive Not to become high (inactive). At that point, the transmitting PHY is active and has started transmitting a Mark-1 on the Lines. The protocol waits for a time Twakeup and then drives TxRequestEsc (TxUlpsCIk) inactive to return the Lane to Stop state. | | For a receiver, this signal indicates that the Lane is in ULP state. At the beginning of ULP state, UlpsActiveNot is asserted together with RxUlpsEsc, or RxUlpsCIkNot for a Clock Lane. At the end of the ULP state, this signal becomes inactive to indicate that the Mark-1 state has been observed. Later, after a period of time Twakeup, the RxUlpsEsc (or RxUlpsClkNot) signal is deasserted. |
Symbol Dir Categories Description ForceTxStopmode I "MXXX SRXX SXXY" Force Lane Module Into Transmit mode / Generate Stop state. This signal allows the protocol to force a Lane Module into transmit mode and Stop state during initialization or following an error situation, e.g. expired time out. When this signal is high, the Lane Module immediately transitions into transmit mode and the module state machine is forced into the Stop state. Stopstate O "XXXX XCNN" "Lane is in Stop state. This active high signal indicates that the Lane Module, regardless of whether the Lane Module is a transmitter or a receiver, is currently in Stop state. Note that this signal is asynchronous to any clock in the PPI interface. Also, the protocol may use this signal to indirectly determine if the PHY line levels are in the LP-11 state." Enable I "XXXX XCNN" "Enable Lane Module. This active high signal forces the Lane Module out of "shutdown". All line drivers, receivers, terminators, and contention detectors are turned off when Enable is low. Furthermore, while Enable is low, all other PPI inputs are ignored and all PPI outputs are driven to the default inactive state. Enable is a level sensitive signal and does not depend on any clock." TxUlpsClk I MCNN "Transmit Ultra-Low Power State on Clock Lane. This active high signal is asserted to cause a Clock Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxUlpsClk is de-asserted." RxUlpsClkNot 0 SCNN "Receive Ultra-Low Power State on Clock Lane. This active low signal is asserted to indicate that the Clock Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsClkNot asserted until a Stop state is detected on the Lane Interconnect." UlpsActiveNot O "XXXX XCNN" "ULP State (not) Active. This active low signal is asserted to indicate that the Lane is in ULP state. For a transmitter, this signal is asserted some time after TxUlpsEsc and TxRequestEsc (TxUlpsClk for a Clock Lane) are asserted. The transmitting PHY continues to supply TxClkEsc until UlpsActiveNot is asserted. In order to leave ULP state, the transmitter first drives TxUlpsExit high, then waits for UlpsActive Not to become high (inactive). At that point, the transmitting PHY is active and has started transmitting a Mark-1 on the Lines. The protocol waits for a time Twakeup and then drives TxRequestEsc (TxUlpsCIk) inactive to return the Lane to Stop state. For a receiver, this signal indicates that the Lane is in ULP state. At the beginning of ULP state, UlpsActiveNot is asserted together with RxUlpsEsc, or RxUlpsCIkNot for a Clock Lane. At the end of the ULP state, this signal becomes inactive to indicate that the Mark-1 state has been observed. Later, after a period of time Twakeup, the RxUlpsEsc (or RxUlpsClkNot) signal is deasserted."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | ForceTxStopmode | I | MXXX <br> SRXX <br> SXXY | Force Lane Module Into Transmit mode / Generate Stop state. This signal allows the protocol to force a Lane Module into transmit mode and Stop state during initialization or following an error situation, e.g. expired time out. When this signal is high, the Lane Module immediately transitions into transmit mode and the module state machine is forced into the Stop state. | | Stopstate | O | XXXX <br> XCNN | Lane is in Stop state. <br> This active high signal indicates that the Lane Module, regardless of whether the Lane Module is a transmitter or a receiver, is currently in Stop state. Note that this signal is asynchronous to any clock in the PPI interface. Also, the protocol may use this signal to indirectly determine if the PHY line levels are in the LP-11 state. | | Enable | I | XXXX <br> XCNN | Enable Lane Module. <br> This active high signal forces the Lane Module out of "shutdown". All line drivers, receivers, terminators, and contention detectors are turned off when Enable is low. Furthermore, while Enable is low, all other PPI inputs are ignored and all PPI outputs are driven to the default inactive state. Enable is a level sensitive signal and does not depend on any clock. | | TxUlpsClk | I | MCNN | Transmit Ultra-Low Power State on Clock Lane. <br> This active high signal is asserted to cause a Clock Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxUlpsClk is de-asserted. | | RxUlpsClkNot | 0 | SCNN | Receive Ultra-Low Power State on Clock Lane. <br> This active low signal is asserted to indicate that the Clock Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsClkNot asserted until a Stop state is detected on the Lane Interconnect. | | UlpsActiveNot | O | XXXX <br> XCNN | ULP State (not) Active. <br> This active low signal is asserted to indicate that the Lane is in ULP state. <br> For a transmitter, this signal is asserted some time after TxUlpsEsc and TxRequestEsc (TxUlpsClk for a Clock Lane) are asserted. The transmitting PHY continues to supply TxClkEsc until UlpsActiveNot is asserted. In order to leave ULP state, the transmitter first drives TxUlpsExit high, then waits for UlpsActive Not to become high (inactive). At that point, the transmitting PHY is active and has started transmitting a Mark-1 on the Lines. The protocol waits for a time Twakeup and then drives TxRequestEsc (TxUlpsCIk) inactive to return the Lane to Stop state. <br> For a receiver, this signal indicates that the Lane is in ULP state. At the beginning of ULP state, UlpsActiveNot is asserted together with RxUlpsEsc, or RxUlpsCIkNot for a Clock Lane. At the end of the ULP state, this signal becomes inactive to indicate that the Mark-1 state has been observed. Later, after a period of time Twakeup, the RxUlpsEsc (or RxUlpsClkNot) signal is deasserted. |
 符號 Dir  類別  描述
 錯誤信號
ErrSotHS O
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

傳輸開始(SoT)錯誤。如果高速 SoT 領導序列損壞,但仍能實現適當的同步,則此主動高信號在 RxWordCIkHS 的一個週期內被斷言。這被視為領導序列中的“軟錯誤”,並且對有效載荷數據的信心降低。
Start-of-Transmission (SoT) Error. If the High-Speed SoT leader sequence is corrupted, but in such a way that proper synchronization can still be achieved, this active high signal is asserted for one cycle of RxWordCIkHS. This is considered to be a "soft error" in the leader sequence and confidence in the payload data is reduced.| Start-of-Transmission (SoT) Error. | | :--- | | If the High-Speed SoT leader sequence is corrupted, but in such a way that proper synchronization can still be achieved, this active high signal is asserted for one cycle of RxWordCIkHS. This is considered to be a "soft error" in the leader sequence and confidence in the payload data is reduced. |
ErrSotSyncHS O
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

傳輸開始同步錯誤。如果高速 SoT 領導序列以無法預期正確同步的方式損壞,則此高電平信號在 RxWordCIkHS 的一個週期內被置為有效。
Start-of-Transmission Synchronization Error. If the High-Speed SoT leader sequence is corrupted in a way that proper synchronization cannot be expected, this active high signal is asserted for one cycle of RxWordCIkHS.| Start-of-Transmission Synchronization Error. | | :--- | | If the High-Speed SoT leader sequence is corrupted in a way that proper synchronization cannot be expected, this active high signal is asserted for one cycle of RxWordCIkHS. |
ErrEsc O
MXXY
SXXX
MXXY SXXX| MXXY | | :--- | | SXXX |

逃逸條目錯誤。如果收到未識別的逃逸條目命令,則此高電平信號將被啟用並保持啟用,直到下一次行狀態變更。
Escape Entry Error. If an unrecognized escape entry command is received, this active high signal is asserted and remains asserted until the next change in line state.| Escape Entry Error. | | :--- | | If an unrecognized escape entry command is received, this active high signal is asserted and remains asserted until the next change in line state. |
ErrSyncEsc O
MXXA
SXAX
MXXA SXAX| MXXA | | :--- | | SXAX |

低功耗數據傳輸同步錯誤。如果在低功耗數據傳輸結束時接收到的位元數不是八的倍數,則此高電平信號將被觸發並保持觸發狀態,直到下一次行狀態變更。
Low-Power Data Transmission Synchronization Error. If the number of bits received during a Low-Power data transmission is not a multiple of eight when the transmission ends, this active high signal is asserted and remains asserted until the next change in line state.| Low-Power Data Transmission Synchronization Error. | | :--- | | If the number of bits received during a Low-Power data transmission is not a multiple of eight when the transmission ends, this active high signal is asserted and remains asserted until the next change in line state. |
ErrControl O
MXXY
SXXX
MXXY SXXX| MXXY | | :--- | | SXXX |

控制錯誤。當檢測到不正確的行狀態序列時,這個高電平信號會被觸發。例如,如果轉向請求或逃逸模式請求後立即跟隨一個停止狀態,而不是所需的橋接狀態,則會觸發此信號並保持觸發狀態,直到下一次行狀態變更。
Control Error. This active high signal is asserted when an incorrect line state sequence is detected. For example, if a turn-around request or escape mode request is immediately followed by a Stop state instead of the required Bridge state, this signal is asserted and remains asserted until the next change in line state.| Control Error. | | :--- | | This active high signal is asserted when an incorrect line state sequence is detected. For example, if a turn-around request or escape mode request is immediately followed by a Stop state instead of the required Bridge state, this signal is asserted and remains asserted until the next change in line state. |
ErrContentionLPO O
MXXX
SXXY
MXXX SXXY| MXXX | | :--- | | SXXY |

LPO 競爭錯誤。當通道模組在嘗試將線路拉低時檢測到線路上的競爭情況時,會啟用此高電平信號。
LPO Contention Error. This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line low.| LPO Contention Error. | | :--- | | This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line low. |
ErrContentionLP1 O
MXXX
SXXY
MXXX SXXY| MXXX | | :--- | | SXXY |

LP1 競爭錯誤。當通道模組在嘗試將線路拉高時檢測到線路上的競爭情況時,會啟用此高電平信號。
LP1 Contention Error. This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line high.| LP1 Contention Error. | | :--- | | This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line high. |
Symbol Dir Categories Description Error Signals ErrSotHS O "MRXX SXXX" "Start-of-Transmission (SoT) Error. If the High-Speed SoT leader sequence is corrupted, but in such a way that proper synchronization can still be achieved, this active high signal is asserted for one cycle of RxWordCIkHS. This is considered to be a "soft error" in the leader sequence and confidence in the payload data is reduced." ErrSotSyncHS O "MRXX SXXX" "Start-of-Transmission Synchronization Error. If the High-Speed SoT leader sequence is corrupted in a way that proper synchronization cannot be expected, this active high signal is asserted for one cycle of RxWordCIkHS." ErrEsc O "MXXY SXXX" "Escape Entry Error. If an unrecognized escape entry command is received, this active high signal is asserted and remains asserted until the next change in line state." ErrSyncEsc O "MXXA SXAX" "Low-Power Data Transmission Synchronization Error. If the number of bits received during a Low-Power data transmission is not a multiple of eight when the transmission ends, this active high signal is asserted and remains asserted until the next change in line state." ErrControl O "MXXY SXXX" "Control Error. This active high signal is asserted when an incorrect line state sequence is detected. For example, if a turn-around request or escape mode request is immediately followed by a Stop state instead of the required Bridge state, this signal is asserted and remains asserted until the next change in line state." ErrContentionLPO O "MXXX SXXY" "LPO Contention Error. This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line low." ErrContentionLP1 O "MXXX SXXY" "LP1 Contention Error. This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line high."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | Error Signals | | | | | ErrSotHS | O | MRXX <br> SXXX | Start-of-Transmission (SoT) Error. <br> If the High-Speed SoT leader sequence is corrupted, but in such a way that proper synchronization can still be achieved, this active high signal is asserted for one cycle of RxWordCIkHS. This is considered to be a "soft error" in the leader sequence and confidence in the payload data is reduced. | | ErrSotSyncHS | O | MRXX <br> SXXX | Start-of-Transmission Synchronization Error. <br> If the High-Speed SoT leader sequence is corrupted in a way that proper synchronization cannot be expected, this active high signal is asserted for one cycle of RxWordCIkHS. | | ErrEsc | O | MXXY <br> SXXX | Escape Entry Error. <br> If an unrecognized escape entry command is received, this active high signal is asserted and remains asserted until the next change in line state. | | ErrSyncEsc | O | MXXA <br> SXAX | Low-Power Data Transmission Synchronization Error. <br> If the number of bits received during a Low-Power data transmission is not a multiple of eight when the transmission ends, this active high signal is asserted and remains asserted until the next change in line state. | | ErrControl | O | MXXY <br> SXXX | Control Error. <br> This active high signal is asserted when an incorrect line state sequence is detected. For example, if a turn-around request or escape mode request is immediately followed by a Stop state instead of the required Bridge state, this signal is asserted and remains asserted until the next change in line state. | | ErrContentionLPO | O | MXXX <br> SXXY | LPO Contention Error. <br> This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line low. | | ErrContentionLP1 | O | MXXX <br> SXXY | LP1 Contention Error. <br> This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line high. |

表 39 總結了受傳輸數據通道寬度選擇影響的信號。

表 39 Tx HS PPI 信號,數據通路寬度的影響
 8 位元  16 位元  32 位
Tx HS Word Clock Rate
1/8 的 HS 位元速率

1/16 的 HS 位元速率

1/32 的 HS 位元速率

Tx HS 數據通道
TxDataHS[7:0] TxDataHS[15:0] TxDataHS[31:0]

HS 傳輸字有效
TxWordValidHS[0] rarr\rightarrow
TxDataHS[7:0]
TxWordValidHS[0] rarr TxDataHS[7:0]| TxWordValidHS[0] $\rightarrow$ | | :--- | | TxDataHS[7:0] |
TxWordValidHS[0] rarr\rightarrow TxDataHS[7:0];
TxWordValidHS[1] rarr\rightarrow TxDataHS[15:8]
TxWordValidHS[0] rarr TxDataHS[7:0]; TxWordValidHS[1] rarr TxDataHS[15:8]| TxWordValidHS[0] $\rightarrow$ TxDataHS[7:0]; | | :--- | | TxWordValidHS[1] $\rightarrow$ TxDataHS[15:8] |
TxWordValidHS[0] rarr\rightarrow
TxDataHS[7:0];
TxWordValidHS[1] rarr\rightarrow
TxDataHS[15:8];
TxWordValidHS[2] rarr\rightarrow
TxDataHS[23:16];
TxWordValidHS[3] rarr\rightarrow
TxDataHS[31:24]
TxWordValidHS[0] rarr TxDataHS[7:0]; TxWordValidHS[1] rarr TxDataHS[15:8]; TxWordValidHS[2] rarr TxDataHS[23:16]; TxWordValidHS[3] rarr TxDataHS[31:24]| TxWordValidHS[0] $\rightarrow$ | | :--- | | TxDataHS[7:0]; | | TxWordValidHS[1] $\rightarrow$ | | TxDataHS[15:8]; | | TxWordValidHS[2] $\rightarrow$ | | TxDataHS[23:16]; | | TxWordValidHS[3] $\rightarrow$ | | TxDataHS[31:24] |
8-bit 16-bit 32-bit Tx HS Word Clock Rate 1/8 the HS bit rate 1/16 the HS bit rate 1/32 the HS bit rate Tx HS Data Path TxDataHS[7:0] TxDataHS[15:0] TxDataHS[31:0] HS Transmit Word Valid "TxWordValidHS[0] rarr TxDataHS[7:0]" "TxWordValidHS[0] rarr TxDataHS[7:0]; TxWordValidHS[1] rarr TxDataHS[15:8]" "TxWordValidHS[0] rarr TxDataHS[7:0]; TxWordValidHS[1] rarr TxDataHS[15:8]; TxWordValidHS[2] rarr TxDataHS[23:16]; TxWordValidHS[3] rarr TxDataHS[31:24]"| | 8-bit | 16-bit | 32-bit | | :---: | :---: | :---: | :---: | | Tx HS Word Clock Rate | 1/8 the HS bit rate | 1/16 the HS bit rate | 1/32 the HS bit rate | | Tx HS Data Path | TxDataHS[7:0] | TxDataHS[15:0] | TxDataHS[31:0] | | HS Transmit Word Valid | TxWordValidHS[0] $\rightarrow$ <br> TxDataHS[7:0] | TxWordValidHS[0] $\rightarrow$ TxDataHS[7:0]; <br> TxWordValidHS[1] $\rightarrow$ TxDataHS[15:8] | TxWordValidHS[0] $\rightarrow$ <br> TxDataHS[7:0]; <br> TxWordValidHS[1] $\rightarrow$ <br> TxDataHS[15:8]; <br> TxWordValidHS[2] $\rightarrow$ <br> TxDataHS[23:16]; <br> TxWordValidHS[3] $\rightarrow$ <br> TxDataHS[31:24] |

表 40 總結了受傳輸數據通道寬度選擇影響的信號。


表 40 Rx HS PPI 信號,數據通路寬度的影響
 8 位元  16 位元  32 位

Rx HS 字鐘速率

1/8 的 HS 位元速率

1/16 的 HS 位元速率

1/32 的 HS 位元速率

Rx HS 數據通道
RxDataHS[7:0] RxDataHS[15:0] RxDataHS[31:0]

HS 接收字詞有效
RxValidHS[0] rarr\rightarrow RxDataHS[7:0] RxValidHS[0] rarr\rightarrow RxDataHS[7:0]; RxValidHS[1] rarr\rightarrow RxDataHS[15:8]
RxValidHS[0] rarr\rightarrow RxDataHS[7:0];
RxValidHS[1] rarr\rightarrow RxDataHS[15:8];
RxValidHS[2] rarr\rightarrow RxDataHS[23:16];
RxValidHS[3] rarr\rightarrow RxDataHS[31:24]
RxValidHS[0] rarr RxDataHS[7:0]; RxValidHS[1] rarr RxDataHS[15:8]; RxValidHS[2] rarr RxDataHS[23:16]; RxValidHS[3] rarr RxDataHS[31:24]| RxValidHS[0] $\rightarrow$ RxDataHS[7:0]; | | :--- | | RxValidHS[1] $\rightarrow$ RxDataHS[15:8]; | | RxValidHS[2] $\rightarrow$ RxDataHS[23:16]; | | RxValidHS[3] $\rightarrow$ RxDataHS[31:24] |
8-bit 16-bit 32-bit Rx HS Word Clock Rate 1/8 the HS bit rate 1/16 the HS bit rate 1/32 the HS bit rate Rx HS Data Path RxDataHS[7:0] RxDataHS[15:0] RxDataHS[31:0] HS Receive Word Valid RxValidHS[0] rarr RxDataHS[7:0] RxValidHS[0] rarr RxDataHS[7:0]; RxValidHS[1] rarr RxDataHS[15:8] "RxValidHS[0] rarr RxDataHS[7:0]; RxValidHS[1] rarr RxDataHS[15:8]; RxValidHS[2] rarr RxDataHS[23:16]; RxValidHS[3] rarr RxDataHS[31:24]"| | 8-bit | 16-bit | 32-bit | | :---: | :---: | :---: | :---: | | Rx HS Word Clock Rate | 1/8 the HS bit rate | 1/16 the HS bit rate | 1/32 the HS bit rate | | Rx HS Data Path | RxDataHS[7:0] | RxDataHS[15:0] | RxDataHS[31:0] | | HS Receive Word Valid | RxValidHS[0] $\rightarrow$ RxDataHS[7:0] | RxValidHS[0] $\rightarrow$ RxDataHS[7:0]; RxValidHS[1] $\rightarrow$ RxDataHS[15:8] | RxValidHS[0] $\rightarrow$ RxDataHS[7:0]; <br> RxValidHS[1] $\rightarrow$ RxDataHS[15:8]; <br> RxValidHS[2] $\rightarrow$ RxDataHS[23:16]; <br> RxValidHS[3] $\rightarrow$ RxDataHS[31:24] |


A. 2 高速從主端傳輸


圖 66 顯示了主端高速傳輸的示例。當 TxRequestHS 為低時,通道模組忽略 TxDataHS 的值。要開始傳輸,協議用第一個數據字節驅動 TxDataHS 並使 TxRequestHS 有效。這個數據字節在 TxWordClkHS 的第一次上升沿被 PHY 接受,並且 TxReadyHS 也被使能。此時,協議邏輯將下一個數據字節驅動到 TxDataHS。在每個上升時鐘週期中,只要 TxReadyHS 處於活動狀態,協議就會提供一個新的有效數據字節或結束傳輸。在最後一個數據字節傳輸到通道模組後,TxRequestHS 被驅動為低,以使通道模組停止傳輸並進入停止狀態。傳輸的最小字節數可以小至一個。


圖 66 來自主端的高速傳輸示例(單字節總線寬度)


A. 3 高速接收在從屬端


圖 67 顯示了從屬端的高速接收示例。RxActiveHS 信號表示正在進行接收操作。正常接收以 RxSyncHS 上的脈衝開始,隨後在 RxWordClkHS 的後續週期上有有效的接收數據。請注意,該協議已準備好接收所有數據。接收協議沒有暫停或減慢數據接收的方法。

如果在 PHY 內部執行 EoT 處理,則 RxActiveHS 和 RxValidHS 信號在最後一個有效數據字節 Bn 之後轉為低電平。請參見圖 67。


如果在 PHY 中未執行 EoT 處理,則在最後一個有效數據字節之後會出現一個或多個附加字節。這些附加字節中的第一個,如圖 67 所示的字節“C”,是全為 1 或全為 0。隨後的字節可能存在也可能不存在,並且可以具有任何值。對於不執行 EoT 處理的 PHY,RxActiveHS 和 RxValidHS 信號在接收到字節“C”後的某個時刻同時轉為低電平。一旦這些信號轉為低電平,它們將保持低電平,直到下一次高速數據接收開始。


圖 67 範例 高速接收在從屬端(單字節總線寬度)


A. 4 高速從從屬端傳輸


從屬設備的傳輸帶寬僅為主設備的四分之一。因此,對於傳輸中的從屬設備,TxReadyHS 信號並不是持續高電平。否則,傳輸與主設備側通道模組的 PPI 介面上看到的非常相似。圖 68 顯示了從從屬設備側傳輸的示例。


圖 68 範例 高速從從屬端傳輸(單字節總線寬度)


A. 5 高速接收在主端


因為從屬設備的傳輸帶寬僅為主設備的四分之一,因此在主設備的高速接收操作中,RxValidHS 信號僅在每四個 RxWordClkHS 週期中有一個週期被置為有效。這在圖 69 中有示例。請注意,根據比特率的不同,在接收到最後一個有效字節 Bn 後,RxValidHS 上可能會有一個或多個額外的脈衝。


圖 69 範例 高速接收在主端(單字節總線寬度)


A. 6 低功耗數據傳輸


對於低功耗數據傳輸,使用 TxClkEsc 代替 TxDDRClkHS-I/Q 和 TxWordClkHS。此外,雖然高速接口信號 TxRequestHS 同時作為傳輸請求和數據有效信號,但在低功耗接口中使用兩個獨立的信號。協議通過將 TxRequestEsc 與 TxLpdtEsc 設置為高電平來指示數據通道進入低功耗數據傳輸逃逸模式。當 TxValidEsc 和 TxReadyEsc 在 TxClkEsc 的上升沿都處於活動狀態時,低功耗傳輸數據在 TxDataEsc 線上傳輸。字節在 TxDataEsc 被通道模塊接受後的時間內傳輸( ( T x V a l i d E s c = ( T x V a l i d E s c = (TxValidEsc=(T x V a l i d E s c= TxReadyEsc = = == 為高),因此 TxClkEsc 在最後一個字節傳輸後仍然繼續運行一段最小時間。當 TxReadyEsc 被設置為高時,協議知道字節傳輸已完成。在最後一個字節傳輸後,協議取消設置 TxRequestEsc 以結束低功耗數據傳輸。這會導致 TxReadyEsc 返回低電平,之後不再需要 TxClkEsc 時鐘。每當 TxRequestEsc 從高電平轉變為低電平時,它始終保持在低狀態至少兩個 TxClkEsc 時鐘週期。 圖 70 顯示了一個低功耗數據傳輸操作的例子。
 時鐘號碼

圖 70 低功耗數據傳輸


A. 7 低功耗數據接收


圖 71 顯示了一個低功耗數據接收的例子。在這個例子中,低功耗逃逸“時鐘”是通過 Dp 和 Dn 線的邏輯異或從通道互連生成的。這個“時鐘”在通道模塊內用於捕獲傳輸的數據。在這個例子中,“時鐘”也用於生成 RxClkEsc。

當檢測到逃逸進入命令時,信號 RxLpdtEsc 被置為高電平,並保持高電平直到通道返回到停止狀態,這表示傳輸已經完成。需要注意的是,由於逃逸模式傳輸的非同步特性,RxClkEsc 信號可以在高電平或低電平狀態下隨時停止。這最有可能發生在接收到一個字節之後,但也可能在其他時間發生。


圖 71 低功耗數據接收示例

 A. 8 轉彎


如果主端和從端的通道模組都是雙向的,則可以為高速和/或逃逸模式信號轉換鏈路。如第 6.5 節所述,哪一方被允許傳輸是通過來回傳遞“令牌”來決定的。也就是說,當前正在傳輸的一方將令牌傳遞給接收方。如果接收方確認轉換請求,通過驅動適當的線路狀態來表示,則方向會切換。
23-Nov-2015

圖 72 顯示了兩個轉向事件的例子。一開始,當地一方是發射器,如方向=0 所示。當這一方的協議希望將通道轉向(即將令牌交給另一方)時,它會在 TxClkEsc 的至少一個週期內發出 TurnRequest。這啟動了轉向程序。遠端一方通過在線路上驅動適當的狀態來確認轉向請求。當這發生時,當地的方向信號從發送(0)變為接收(1)。


在圖 72 的例子中,遠端發起了一個回轉請求,將令牌傳回本地端。當這發生時,本地的方向信號會改回傳輸(0)。請注意,接收方沒有規定的方式來請求訪問鏈路。當前的發射器控制著鏈路方向,並決定何時將鏈路轉向,將控制權交給接收器。


如果遠端不承認回轉請求,方向信號不會改變。


圖 72 例子 轉換動作 從發送到接收再回到發送

 A. 9 校準


從發射器啟動定期去斜校準可以使用 PPI 介面的 TxSkewCalHS 引腳。這是一個可選的信號引腳,定期去斜是一個可選的功能。接收器去斜可以通過接收器配置控制來繞過。圖 73 顯示了在正常模式下高速數據傳輸期間 PPI 信號輸出的運作情況。


圖 73 週期性偏斜校準 - 正常模式下的 PPI 信號

圖 74 顯示了在高速數據傳輸中進行偏移校準時 PPI 信號輸出的情況。RxWordClkHS 在去偏移操作期間的頻率和佔空比可能會變化。如果 RxWordClkHS 發生變化,則每個時鐘週期之間的週期變化不得超過 RxWordClkHS 的標稱週期的 0.5 UI。


圖 74 週期性偏斜校準 - 偏斜校準期間的 PPI 信號

 A.10.1 系統設置


圖 75 典型的光互連系統設置


圖 75 顯示了一個使用光鏈路的 D-PHY 系統的典型設置。


該設置由一個提供主時鐘和數據通道的 D-PHY 主控器和一個將 N 個數據通道的數據內容多路復用為單一位流並嵌入時鐘的序列化器組成。主時鐘通道上提供的 HS 時鐘用作序列化器中時鐘倍增單元的參考。然後,單一位流通過連接到激光驅動器和激光二極管(LD)的方式,將電信號轉換為光信號。

透過光纖傳輸的光信號通過光二極體(PD)和跨阻放大器(TIA)轉換回電信號。去序列化器與嵌入在串行數據流中的時鐘同步,並對 N 個數據通道的數據內容進行解多路復用。去序列化器輸出到 D-PHY 從設備的信號由一組 N 個符合 D-PHY 標準的數據通道和一個符合 D-PHY 標準的時鐘通道組成,該時鐘通道複製了輸入到序列化器的 D-PHY 信號。

以這種方式實現的光學連接提供了 D-PHY 主設備和 D-PHY 從設備之間的透明介面。


A.10.2 序列化器和反序列化器區塊圖


圖 76 光纖連接的典型序列器方塊圖


圖 77 光纖連接典型反序列化器的方塊圖

圖 76 和圖 77 顯示了用於實現光學連接的串行器和反串行器的典型方塊圖。


A.10.3 時間限制


圖 78 HS 時鐘啟動與 HS 數據傳輸之間的延遲(無光學連接)

圖 78 顯示,在純電氣 D-PHY 互連中,HS 時鐘傳輸開始與 HS 數據傳輸開始之間存在一個時間延遲,等於 T CLK -PRE + T LPX + T HS T CLK -PRE  + T LPX + T HS T_(CLK"-PRE ")+T_(LPX)+T_(HS-)\mathrm{T}_{\mathrm{CLK} \text {-PRE }}+\mathrm{T}_{\mathrm{LPX}}+\mathrm{T}_{\mathrm{HS}-} 的總和。然而,如果如圖 75 所示添加了一個光學鏈路,則序列器的時鐘倍增單元(通常是 PLL)和反序列器的時鐘和數據恢復(CDR)需要的同步時間超過了這個時間延遲。

因此,對於光學 D-PHY 互連,在傳輸任何 HS 數據之前,必須插入額外的等待時間 TWart-optical shall shall  ^("shall ")^{\text {shall }} ,以便為光學鏈路建立同步提供足夠的時間裕度。


圖 79 HS 時鐘啟動與 HS 數據傳輸之間的延遲(光纖連接)


圖 79 顯示了在第一數據通道從停止狀態切換到高速數據模式的結束 T Clk-pre T Clk-pre  T_("Clk-pre ")\mathrm{T}_{\text {Clk-pre }} 和開始 T LPX T LPX T_(LPX)\mathrm{T}_{\mathrm{LPX}} 之間插入的額外等待時間 T wait-optical T wait-optical  T_("wait-optical ")\mathrm{T}_{\text {wait-optical }} 。額外的等待時間 T watr-optical T watr-optical  T_("watr-optical ")T_{\text {watr-optical }} 確保在第一數據通道從停止狀態切換到高速數據模式時,光學鏈路已完全同步。如果插入的 T wait-optical T wait-optical  T_("wait-optical ")\mathrm{T}_{\text {wait-optical }} 持續時間過長,


如果短,則光學連接將無法正確傳輸下一個 HS 數據突發的開始,導致狀態信息和 HS 數據的丟失。


A.10.4 系統限制

 A.10.4.1 公車調頭


由於光纖連接本質上是單向的,因此可能不支持光纖連接的總線回轉(BTA)。


A.10.4.2 均衡(去強調)、去偏移和擴頻時鐘


均衡(去強調)、去傾斜和擴頻時鐘可能由光鏈路製造商支持。這必須在光鏈路的相應數據表中說明。如果這些功能包含在光鏈路中,則光鏈路的電氣輸入應遵循 D-PHY RX 的 D-PHY 規範,光鏈路的電氣輸出應遵循這些功能的 D-PHY TX 規範。系統集成商必須在實施過程中確保合規性。

A.10.4.3 TWAIT-OPTICAL


表 41 指定了 T wait-optical, T wait-optical,  T_("wait-optical, ")\mathrm{T}_{\text {wait-optical, }} ,光學鏈路同步的額外等待時間參數。

表 41 光學連接的時序
 參數  描述 Min  單位
TWAIT-OPTICAL
光鏈路同步的額外等待時間
150,000 UI (lane data bit)
Parameter Description Min Units TWAIT-OPTICAL Additional wait time for synchronization of the optical link 150,000 UI (lane data bit)| Parameter | Description | Min | Units | | :---: | :---: | :---: | :---: | | TWAIT-OPTICAL | Additional wait time for synchronization of the optical link | 150,000 | UI (lane data bit) |


附錄 B 互連設計指導方針(資訊性)


本附錄包含設計指導方針,以滿足第 8 節中規定的互連要求。


B. 1 實際距離


最大通道飛行時間定義為兩納秒。假設每個 RX-TX 模塊內的布線延遲少於 100 皮秒,則可以通過外部互連橋接的物理距離約為 54 cm / ε 54 cm / ε 54cm//sqrtepsi54 \mathrm{~cm} / \sqrt{\varepsilon} 。對於大多數實用的 PCB 和柔性材料,這對應於最大距離約為 25-30 厘米。


B. 2 RF 頻率頻段:干擾


在巷道的一側是射頻干擾頻率,這些頻率會干擾巷道的信號。最有可能的主要干擾源是無線互連標準的發射頻帶頻率。另一方面,有些頻率的產生電磁干擾應該盡可能低,因為這些頻段中的非常微弱信號必須被無線電集成電路接收。一些重要的頻帶包括:

 傳輸頻段

  • GSM 850 (824-849 兆赫)

  • GSM 900 (880-915 兆赫)
  • GSM DCS (1710-1785 MHz)
  • GSM PCS (1850-1910 MHz)
  • WCDMA (1920-1980 MHz)
  • FLASH-OFDM, GSM (450 MHz)
 接收頻道:
  • GSM 850 (869-894 MHz)

  • GSM 900 (925-960 兆赫)
  • GSM DCS (1805-1880 MHz)
  • GSM PCS (1930-1990 MHz)
  • WCDMA (2110-2170 MHz)
  • GPS (1574-1577 MHz)

重要的是要確定對影響最大的最低干擾頻率,因為這設置了 ' f INTMin f INTMin  f_("INTMin ")\mathrm{f}_{\text {INTMin }} '。對於這個規範, f INT , MIN f INT , MIN f_(INT,MIN)\mathrm{f}_{\mathrm{INT}, \mathrm{MIN}} 決定為 450 MHz,因為這個頻率在未來最有可能被用作美國的新 WCDMA 頻段。


B. 3 傳輸線設計


在大多數情況下,傳輸線將設計為條形線和/或微條形線。如果一對相鄰線之間的距離小於介電厚度 > 2 x > 2 x > 2x>2 \mathrm{x} ,則它們之間的耦合很小。為了減少耦合,強烈建議在多對之間插入接地或供電線。


B. 4 參考層


為了實現良好的信號完整性和低電磁干擾,建議在任何信號線附近有接地平面或接地信號。


B. 5 印刷電路板


對於具有大量導體層的電路板,層之間的介電間距可能變得非常小,以至於難以滿足特徵阻抗要求。在這些情況下,頂層或底層的微帶線可能是一個更好的解決方案。

 B. 6 彈性薄膜


無論是兩層導體層還是合理連接的覆蓋層,都使滿足規範變得更加容易


B. 7 系列電阻


互連的直流系列電阻應小於 5 歐姆,以符合規範。強烈建議將接地連接的電阻保持在 0.2 歐姆以下。此外,建議直流接地偏移應小於 50 毫伏,如果通過此接地流動大電流,則可能需要更低的值。這個接地系列電阻值越低,對於可靠性和穩健性越有利。

 B. 8 連接器


連接器通常會造成一些阻抗不連續性。重要的是要通過設計仔細最小化這些不連續性,特別是在參考層的通過連接方面。雖然連接器通常尺寸相當小,但錯誤的選擇可能會完全干擾信號。請注意,連接器的接觸電阻是總串聯電阻預算的一部分,因此應該足夠低。


附件 C 8b9b D-PHY 的行編碼(規範)


在傳輸過程中,未對數據集進行約束的原始數據傳輸不允許進行帶內控制信號(插入數據流中的控制符號)。行編碼對電線上的可能位序列進行條件化,並提供保留代碼以包含額外的控制功能。有用的額外功能可能包括,例如,空閒符號、特定事件標識符、同步模式和協議標記。


逗號碼,位元序列在數據流中不會出現(在沒有位元錯誤的情況下),除非這些是故意傳輸的,提供同步功能,並且對提高穩健性非常有用。


此外,一種保證最小邊緣密度的行編碼方案可以改善信號質量並使物理層中的偏斜校準成為可能。


圖 80 顯示了行編碼子層如何適應標準層次結構。行編碼可以被視為位於基本 D-PHY 之上的一個獨立子層。如果合併層後的解決方案符合 PHY 規範,則允許進行優化。這些優化選擇留給實施者。


圖 80 行編碼層範例


請注意,行編碼子層是可選的。協議可以僅利用基線物理層而不使用行編碼。此功能是為了與現有協議的兼容性而提供的。然而,如果某個協議決定使用行編碼,則應按照本附錄中所述進行實施。


在行編碼子層之上的 PHY 協議介面(EPPI)與 PPI 非常相似。一些額外的信號使得對 PHY 與行編碼的控制更加功能性和靈活。關於 EPPI 的詳細信息,請參見 C.5 節。


C. 1 行編碼特徵


8b9b 線編碼方案為物理層和協議層提供了功能。


C.1.1 協議的啟用功能


  • 特殊協議功能的逗號代碼標記

  • 傳輸突發期間的字同步/重新同步

  • 自動怠速支援;在傳輸過程中無需 TX 始終提供有效數據

  • 未來 PHY 相容的 PHY 協議介面(PPI)的可能性


C.1.2 已啟用的 PHY 功能


  • 即時字詞重新同步

  • EoT 信號簡化
  •  降低延遲

  • 在缺少數據的情況下自動插入和移除閒置符號

  • RX 中的偏斜校準可能


C. 2 編碼方案


本節描述了編碼方案的詳細信息。


C.2.1 8b9b 編碼屬性


8b9b 編碼具有以下特性:

  • 所有代碼字長九位元。數據以字節為單位編碼為九位元字,這對應於 12.5 % 12.5 % 12.5%12.5 \% 編碼開銷。

  • 有十六個常規例外代碼,即不作為常規數據字出現的代碼字,但需要字同步以確保可靠識別。

  • 六個獨特的例外代碼,即在任何滑動窗口中都不會出現的代碼字,除非該代碼字被傳輸,現已可用。

  • 保證每個單詞至少有兩個極性轉換的最小邊密度。因此,每個單詞至少包含兩個一和兩個零。

  • 簡單的邏輯函數用於編碼和解碼

  • 運行長度限制為最多七位元。數據碼的最大運行長度為五位元,唯一的例外碼的運行長度為六或七位元。


C.2.2 數據代碼:基本代碼集


假設以下符號表示輸入數據字和編碼數據字:
  •  8 位元資料位元組: [ B 1 B 2 B 3 X 1 X 2 Q 1 Q 2 Q 3 ] B 1 B 2 B 3 X 1 X 2 Q 1 Q 2 Q 3 [B_(1)B_(2)B_(3)X_(1)X_(2)Q_(1)Q_(2)Q_(3)]\left[\mathrm{B}_{1} \mathrm{~B}_{2} \mathrm{~B}_{3} \mathrm{X}_{1} \mathrm{X}_{2} \mathrm{Q}_{1} \mathrm{Q}_{2} \mathrm{Q}_{3}\right]
  • 9-bit code word: [ B 1 X 1 Y 1 Y 2 B 2 B 3 Y 3 Y 4 X 2 ] B 1 X 1 Y 1 Y 2 B 2 B 3 Y 3 Y 4 X 2 {:B_(1)X_(1)Y_(1)Y_(2)B_(2)B_(3)Y_(3)Y_(4)X_(2)]\left.B_{1} X_{1} Y_{1} Y_{2} B_{2} B_{3} Y_{3} Y_{4} X_{2}\right]

這 256 個數據代碼用 Dxxx 表示,其中 xxx 是相應的 8 位數據字節的值。


8 位元資料位元組應為編碼的輸入和解碼的結果。可以在協議的實際來源資料位元組與編碼的輸入資料位元組之間使用任何任意的雙射 8b 到 8b 邏輯轉換函數,只要接收端存在反函數。如果使用此類函數,則應在協議規範中定義。


這些位元 { B 1 , B 2 , B 3 , X 1 , X 2 } B 1 , B 2 , B 3 , X 1 , X 2 {B_(1),B_(2),B_(3),X_(1),X_(2)}\left\{\mathrm{B}_{1}, \mathrm{~B}_{2}, \mathrm{~B}_{3}, \mathrm{X}_{1}, \mathrm{X}_{2}\right\} 直接出現在代碼字中,如代碼字結構所示。


{ Q 1 , Q 2 , Q 3 } Q 1 , Q 2 , Q 3 {Q_(1),Q_(2),Q_(3)}\left\{\mathrm{Q}_{1}, \mathrm{Q}_{2}, \mathrm{Q}_{3}\right\} 是數據字節中剩餘的三個位,這些位使用 { X 1 , X 2 } X 1 , X 2 {X_(1),X_(2)}\left\{\mathrm{X}_{1}, \mathrm{X}_{2}\right\} 編碼為 { Y 1 , Y 2 , Y 3 , Y 4 } Y 1 , Y 2 , Y 3 , Y 4 {Y_(1),Y_(2),Y_(3),Y_(4)}\left\{\mathrm{Y}_{1}, \mathrm{Y}_{2}, \mathrm{Y}_{3}, \mathrm{Y}_{4}\right\} 。將 { Y 1 , Y 2 , Y 3 , Y 4 } Y 1 , Y 2 , Y 3 , Y 4 {Y_(1),Y_(2),Y_(3),Y_(4)}\left\{\mathrm{Y}_{1}, \mathrm{Y}_{2}, \mathrm{Y}_{3}, \mathrm{Y}_{4}\right\} 解碼為 { Q 1 , Q 2 , Q 3 } Q 1 , Q 2 , Q 3 {Q_(1),Q_(2),Q_(3)}\left\{\mathrm{Q}_{1}, \mathrm{Q}_{2}, \mathrm{Q}_{3}\right\} 不需要 { X 1 , X 2 } X 1 , X 2 {X_(1),X_(2)}\left\{\mathrm{X}_{1}, \mathrm{X}_{2}\right\}


Q i , X i Q i , X i Q_(i),X_(i)\mathrm{Q}_{\mathrm{i}}, \mathrm{X}_{\mathrm{i}} Y i Y i Y_(i)\mathrm{Y}_{\mathrm{i}} 之間的關係顯示在表 42 中。

表 42 8b9b 數據字的行編碼編碼表
 8 位元資料位元組
9 位元碼字,Y 位元
B 1 B 1 B_(1)B_{1} B 2 B 2 B_(2)B_{2} B3 X 1 X 1 X_(1)\mathrm{X}_{1} 2 2 ^(2){ }^{2} Q1 Q2 Q3 Y 1 Y 1 Y_(1)\mathrm{Y}_{1} Y 2 Y 2 Y_(2)Y_{2} Y 3 Y 3 Y_(3)Y_{3} Y 4 Y 4 Y_(4)\mathrm{Y}_{4}
X X 1 1 1 0 0 1 0 0
0 1 1
x 0 1 0 0 1
1 0 0 1 0
x x 1 1 1 1 1 0 0 0
0 1 1
x 0 1 1 0 1
1 0 1 1 0
x 0 x 0 0 0 1 1 0 1
1 0 0
0 x 0 0 1 1 1 1 0
1 0 0
8-bit Data Byte 9-bit Code Word, Y bits B_(1) B_(2) B3 X_(1) ^(2) Q1 Q2 Q3 Y_(1) Y_(2) Y_(3) Y_(4) X X 1 1 1 0 0 1 0 0 0 1 1 x 0 1 0 0 1 1 0 0 1 0 x x 1 1 1 1 1 0 0 0 0 1 1 x 0 1 1 0 1 1 0 1 1 0 x 0 x 0 0 0 1 1 0 1 1 0 0 0 x 0 0 1 1 1 1 0 1 0 0 | 8-bit Data Byte | | | | | | | | 9-bit Code Word, Y bits | | | | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | $B_{1}$ | $B_{2}$ | B3 | $\mathrm{X}_{1}$ | ${ }^{2}$ | Q1 | Q2 | Q3 | $\mathrm{Y}_{1}$ | $Y_{2}$ | $Y_{3}$ | $\mathrm{Y}_{4}$ | | X | | | X | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | | | | | 0 | 1 | | | | | | 1 | | | | | x | 0 | 1 | 0 | 0 | | | 1 | | | | | 1 | 0 | 0 | 1 | 0 | | | | x | | | | x | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | | | | | 0 | | 1 | | | | | | 1 | | | | | x | | 0 | 1 | 1 | 0 | | | 1 | | | | | | | 1 | 0 | 1 | 1 | | | 0 | | | x | | 0 | x | 0 | 0 | 0 | 1 | 1 | 0 | 1 | | | | | 1 | | | | | 0 | 0 | | | | | | | 0 | x | 0 | 0 | 1 | 1 | 1 | 1 | 0 | | | | | 1 | | | | | 0 | 0 | | |
 注意:
  x = x = x=x= 不在乎

{ Q 1 , Q 2 , Q 3 , X 1 , X 2 } Q 1 , Q 2 , Q 3 , X 1 , X 2 {Q_(1),Q_(2),Q_(3),X_(1),X_(2)}\left\{\mathrm{Q}_{1}, \mathrm{Q}_{2}, \mathrm{Q}_{3}, \mathrm{X}_{1}, \mathrm{X}_{2}\right\} { Y 1 , Y 2 , Y 3 , Y 4 } Y 1 , Y 2 , Y 3 , Y 4 {Y_(1),Y_(2),Y_(3),Y_(4)}\left\{\mathrm{Y}_{1}, \mathrm{Y}_{2}, \mathrm{Y}_{3}, \mathrm{Y}_{4}\right\} 之間的編碼邏輯關係由以下方程式給出:
Y 1 = ( Q 1 & Q 2 & X 1 ) | ( Q 1 & Q 3 ) | ( Q 2 & Q 3 ) Y 2 = ( Q 1 & Q 2 & X 1 ) | ( Q 1 & Q 3 ) | ( Q 2 & Q 3 ) Y 3 = ( Q 1 & Q 2 ) | ( Q 1 & Q 2 & X 2 ) | ( Q 2 & Q 3 ) Y 4 = ( Q 1 & Q 2 ) | ( Q 1 & Q 2 & X 2 ) | ( Q 1 & Q 3 ) Y 1 = Q 1 & Q 2 & X 1 Q 1 & Q 3 Q 2 & Q 3 Y 2 = Q 1 & Q 2 & X 1 Q 1 & Q 3 Q 2 & Q 3 Y 3 = Q 1 & Q 2 Q 1 & Q 2 & X 2 Q 2 & Q 3 Y 4 = Q 1 & Q 2 Q 1 & Q 2 & X 2 Q 1 & Q 3 {:[Y_(1),=(∼Q_(1)&∼Q_(2)&∼X_(1))|(Q_(1)&Q_(3))|(Q_(2)&Q_(3))],[Y_(2),=(∼Q_(1)&∼Q_(2)&∼X_(1))|(Q_(1)&∼Q_(3))|(Q_(2)&∼Q_(3))],[Y_(3),=(Q_(1)&∼Q_(2))|(Q_(1)&Q_(2)&∼X_(2))|(∼Q_(2)&Q_(3))],[Y_(4),=(∼Q_(1)&Q_(2))|(Q_(1)&Q_(2)&∼X_(2))|(∼Q_(1)&∼Q_(3))]:}\begin{array}{ll} \mathrm{Y}_{1} & =\left(\sim \mathrm{Q}_{1} \& \sim \mathrm{Q}_{2} \& \sim \mathrm{X}_{1}\right)\left|\left(\mathrm{Q}_{1} \& \mathrm{Q}_{3}\right)\right|\left(\mathrm{Q}_{2} \& \mathrm{Q}_{3}\right) \\ \mathrm{Y}_{2} & =\left(\sim \mathrm{Q}_{1} \& \sim \mathrm{Q}_{2} \& \sim \mathrm{X}_{1}\right)\left|\left(\mathrm{Q}_{1} \& \sim \mathrm{Q}_{3}\right)\right|\left(\mathrm{Q}_{2} \& \sim \mathrm{Q}_{3}\right) \\ \mathrm{Y}_{3} & =\left(\mathrm{Q}_{1} \& \sim \mathrm{Q}_{2}\right)\left|\left(\mathrm{Q}_{1} \& \mathrm{Q}_{2} \& \sim \mathrm{X}_{2}\right)\right|\left(\sim \mathrm{Q}_{2} \& \mathrm{Q}_{3}\right) \\ \mathrm{Y}_{4} & =\left(\sim \mathrm{Q}_{1} \& \mathrm{Q}_{2}\right)\left|\left(\mathrm{Q}_{1} \& \mathrm{Q}_{2} \& \sim \mathrm{X}_{2}\right)\right|\left(\sim \mathrm{Q}_{1} \& \sim \mathrm{Q}_{3}\right) \end{array}

解碼時 { Y 1 , Y 2 , Y 3 , Y 4 } Y 1 , Y 2 , Y 3 , Y 4 {Y_(1),Y_(2),Y_(3),Y_(4)}\left\{\mathrm{Y}_{1}, \mathrm{Y}_{2}, \mathrm{Y}_{3}, \mathrm{Y}_{4}\right\} { Q 1 , Q 2 , Q 3 } Q 1 , Q 2 , Q 3 {Q_(1),Q_(2),Q_(3)}\left\{\mathrm{Q}_{1}, \mathrm{Q}_{2}, \mathrm{Q}_{3}\right\} 之間的邏輯關係是:
Q 1 = ( Y 1 Y 2 ) & ( Y 3 & Y 4 ) Q 2 = ( Y 1 Y 2 ) & ( Y 3 & Y 4 ) Q 3 = ( Y 1 & Y 2 ) | ( Y 1 & Y 2 & Y 3 ) | ( Y 1 & Y 2 & Y 3 ) = ( Y 1 & Y 2 ) ( ( Y 1 Y 2 ) & Y 3 ) Q 1 = Y 1 Y 2 & Y 3 & Y 4 Q 2 = Y 1 Y 2 & Y 3 & Y 4 Q 3 = Y 1 & Y 2 Y 1 & Y 2 & Y 3 Y 1 & Y 2 & Y 3 = Y 1 & Y 2 Y 1 Y 2 & Y 3 {:[Q_(1),=(Y_(1)^^Y_(2))&∼(∼Y_(3)&Y_(4))],[Q_(2),=(Y_(1)^^Y_(2))&∼(Y_(3)&∼Y_(4))],[Q_(3),=(Y_(1)&∼Y_(2))|(Y_(1)&Y_(2)&Y_(3))|(∼Y_(1)&∼Y_(2)&Y_(3))],[,=(Y_(1)&∼Y_(2))∣(∼(Y_(1)^^Y_(2))&Y_(3))]:}\begin{array}{ll} \mathrm{Q}_{1} & =\left(\mathrm{Y}_{1} \wedge \mathrm{Y}_{2}\right) \& \sim\left(\sim \mathrm{Y}_{3} \& \mathrm{Y}_{4}\right) \\ \mathrm{Q}_{2} & =\left(\mathrm{Y}_{1} \wedge \mathrm{Y}_{2}\right) \& \sim\left(\mathrm{Y}_{3} \& \sim \mathrm{Y}_{4}\right) \\ \mathrm{Q}_{3} & =\left(\mathrm{Y}_{1} \& \sim \mathrm{Y}_{2}\right)\left|\left(\mathrm{Y}_{1} \& \mathrm{Y}_{2} \& \mathrm{Y}_{3}\right)\right|\left(\sim \mathrm{Y}_{1} \& \sim \mathrm{Y}_{2} \& \mathrm{Y}_{3}\right) \\ & =\left(\mathrm{Y}_{1} \& \sim \mathrm{Y}_{2}\right) \mid\left(\sim\left(\mathrm{Y}_{1} \wedge \mathrm{Y}_{2}\right) \& \mathrm{Y}_{3}\right) \end{array}

這些邏輯函數顯示編碼和解碼可以用幾十個邏輯閘來實現,因此不需要額外的硬體,例如查找表或歷史數據的存儲。


C.2.3 逗號代碼:獨特例外代碼


唯一的意思是這些代碼在數據流中是唯一可識別的,因為這些序列不會出現在任何編碼中或跨越單詞邊界,假設沒有位元被損壞。第 C.2.2 節中描述的數據編碼方案使得一個非常簡單的基於運行長度限制的唯一例外代碼機制成為可能。


目前有四個可用的代碼序列,稱為 A 型逗號代碼,運行長度為六位元,還有兩個代碼序列,稱為 B 型逗號代碼,運行長度為七位元。目前,四個逗號代碼足以涵蓋所需的功能,因此僅使用 A 型逗號代碼。B 型逗號代碼則保留用於未來使用。

表 43 逗號代碼
 類型  運行長度,位元  代號 Comma code  特徵
 A 型 6 C600 011111100  協議
C611 100000011 EoT
C610 100000010  閒置/同步 1
C601 011111101 Idle/Sync 2
 B 型 7 C701 100000001  保留 1
C710 011111110  保留 2
Type Run Length, bits Code Name Comma code Feature Type A 6 C600 011111100 Protocol C611 100000011 EoT C610 100000010 Idle/Sync 1 C601 011111101 Idle/Sync 2 Type B 7 C701 100000001 Reserved 1 C710 011111110 Reserved 2| Type | Run Length, bits | Code Name | Comma code | Feature | | :---: | :---: | :---: | :---: | :---: | | Type A | 6 | C600 | 011111100 | Protocol | | | | C611 | 100000011 | EoT | | | | C610 | 100000010 | Idle/Sync 1 | | | | C601 | 011111101 | Idle/Sync 2 | | Type B | 7 | C701 | 100000001 | Reserved 1 | | | | C710 | 011111110 | Reserved 2 |


C.2.4 控制碼:常規例外碼


正常數據集不使用所有最大運行長度為五位的代碼。有兩種 { X i , Y i } X i , Y i {X_(i),Y_(i)}\left\{\mathrm{X}_{\mathrm{i}}, \mathrm{Y}_{\mathrm{i}}\right\} 位的組合在任何數據代碼字中都不會出現,這些組合可作為常規例外代碼。由於逗號代碼被定義為具有六或七位的運行長度,這為每個代碼字提供了三個可自由使用的位,並產生了 2 2 3 = 16 2 2 3 = 16 2**2^(3)=162 * 2^{3}=16 個不同的常規例外代碼。常規例外代碼字的語法在表 44 中給出,其中位 B 1 , B 2 B 1 , B 2 B_(1),B_(2)B_{1}, B_{2} B 3 B 3 B_(3)B_{3} 可以具有任何二進制值。

表 44 正常例外代碼結構
X 1 X 1 X_(1)\mathbf{X}_{\mathbf{1}} Y 1 Y 1 Y_(1)\mathbf{Y}_{\mathbf{1}} Y 2 Y 2 Y_(2)\mathbf{Y}_{\mathbf{2}} Y 3 Y 3 Y_(3)\mathbf{Y}_{\mathbf{3}} Y 4 Y 4 Y_(4)\mathbf{Y}_{\mathbf{4}} Y 2 Y 2 Y_(2)\mathbf{Y}_{\mathbf{2}}  代號
B 1 B 1 B_(1)\mathrm{B}_{1} 0 1 1 B 2 B 2 B_(2)\mathrm{~B}_{2} B 3 B 3 B_(3)\mathrm{~B}_{3} 0 0 1 C 410 C 417 C 410 C 417 C410-C417\mathrm{C} 410-\mathrm{C} 417
B 1 B 1 B_(1)\mathrm{~B}_{1} 1 0 0 B 2 B 2 B_(2)\mathrm{~B}_{2} B 3 B 3 B_(3)\mathrm{~B}_{3} 1 1 0 C 400 C 407 C 400 C 407 C400-C407\mathrm{C} 400-\mathrm{C} 407
X_(1) Y_(1) Y_(2) Y_(3) Y_(4) Y_(2) Code Name B_(1) 0 1 1 B_(2) B_(3) 0 0 1 C410-C417 B_(1) 1 0 0 B_(2) B_(3) 1 1 0 C400-C407| | $\mathbf{X}_{\mathbf{1}}$ | $\mathbf{Y}_{\mathbf{1}}$ | $\mathbf{Y}_{\mathbf{2}}$ | | | $\mathbf{Y}_{\mathbf{3}}$ | $\mathbf{Y}_{\mathbf{4}}$ | $\mathbf{Y}_{\mathbf{2}}$ | Code Name | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | $\mathrm{B}_{1}$ | 0 | 1 | 1 | $\mathrm{~B}_{2}$ | $\mathrm{~B}_{3}$ | 0 | 0 | 1 | $\mathrm{C} 410-\mathrm{C} 417$ | | $\mathrm{~B}_{1}$ | 1 | 0 | 0 | $\mathrm{~B}_{2}$ | $\mathrm{~B}_{3}$ | 1 | 1 | 0 | $\mathrm{C} 400-\mathrm{C} 407$ |

這些代碼詞並不是像表 43 中描述的逗號代碼那樣的唯一序列,而只能在已經完成單詞同步的情況下用作例外代碼。這些代碼目前是保留的,尚未分配給任何功能。


C.2.5 完整編碼方案


完整的代碼表可以在表 46 中找到。


C. 3 與 D-PHY 的操作


行編碼影響傳輸突發的有效載荷。C.3.1 節描述了 HS 和 LP 傳輸的通用問題。C.3.2 節和 C.3.3 節分別描述了 HS 和 LP 傳輸的具體細節。


C.3.1 負載:數據和控制


HS 或 LP 傳輸突發的有效載荷由串聯的序列化 9 位元符號組成,代表數據和控制信息。


C.3.1.1 空閒/同步逗號符號


空閒/同步逗號代碼字可以作為符號存在於傳輸突發的有效載荷中。這些符號要麼是根據協議的特定要求插入,要麼是在有傳輸請求但在傳輸開始時或傳輸過程中沒有有效數據可用時自動插入。在後一種情況下,空閒模式是一個交替的 C601 和 C610 序列,直到有有效數據可供傳輸,或傳輸已結束。空閒期間可以以兩個規定的空閒符號中的任一個開始。RX 端 PHY 應從流中移除空閒/同步符號並將這些事件標記給協議。


C.3.1.2 協議標記逗號符號


逗號符號 C600(協議標記)被分配給 D-PHY 上的協議使用。此符號應在 TX 端協議的要求下插入流中,並由接收 PHY 標記給 RX 端協議。

 C.3.1.3 EoT 標記


逗號符號 C611 被分配為結束標記符號。


C.3.2 HS 傳輸的詳細信息

C.3.2.1 SoT


SoT 程序與原始數據 D-PHY SoT 相同。請參見第 6.4.2 節。SoT 序列本身並未編碼,但可以輕易識別。

第一個突發傳輸的代碼符號的第一位應與 DDR 時鐘的上升沿對齊。


C.3.2.2 HS 傳輸有效載荷


傳輸的突發應由串接的序列化 9 位元符號組成,如 C.3.1 節所述。


TX 端 PHY 可以通過發送如 C.3.1.1 節所述的空閒序列來閒置。

C.3.2.3 EoT


TX 端的 PHY 應在高速度傳輸請求被撤回的時刻插入一個 EoT 標記符號。發射器可以在實際切換到低功耗模式(EoT 序列)之前,在這個 EoT 標記符號之後填充額外的位元。


RX 端的物理層應移除 EoT 標記符號及其後出現的任何附加位元。請注意,隨著行編碼,通過回溯 LP-11 檢測進行 EoT 處理以避免 PPI 上的(不可靠)非有效載荷位元不再需要,因為 EoT 標記符號在傳輸結束之前通知 RX 端物理層。


C.3.3 LP 傳輸的詳細信息

C.3.3.1 SoT


LP 傳輸的開始與基本 D-PHY 操作相同。


C.3.3.2 LP 傳輸有效載荷


傳輸的突發應由串接的序列化 9 位元符號組成,如 C.3.1 節所述。


在 LPDT 期間,TX 端 PHY 可以以兩種方式閒置:要麼它可以發送如 C.3.1.1 節所述的閒置序列,並隱式地向 RX 端 PHY 提供時鐘信號;要麼它可以通過在位元之間的某段時間內將線路保持在 LP-00(空格)來暫停傳輸,這會中斷 RX 端的時鐘,但最小化功耗。

C.3.3.3 EoT


TX 端 PHY 應在撤回 LP 傳輸請求的時刻插入 EoT 標記符號。TX 端 PHY 可以在實際結束傳輸之前,在 EoT 標記符號後填充額外的(間隔一熱)位,通過切換到停止狀態(LPDT 程序結束)來結束傳輸。


RX 端的 PHY 應移除 EoT 標記符號及其後出現的任何附加位元。


C. 4 錯誤信號


使用行碼方案可以檢測許多信號錯誤。這些錯誤包括:
  •  不存在的代碼詞

  • 非對齊逗號符號

  • 未檢測 EoT 標記的 EoT 檢測

檢測和標記錯誤不是必需的,但可能有助於協議更快地從錯誤情況中恢復。


C. 5 擴展 PPI


該協議的介面將擴展功能句柄(TX)和標誌(RX),以管理逗號符號的使用。每當需要時,發送 PHY 可以通過 TxReadyHS 或 TxReadyEsc 信號將數據傳遞從協議保持到 TX PHY。這在當前的 PPI 中已經提供。

PPI 將擴展為具有 TX Valid 信號的 HS 數據傳輸,TxValidHS。編碼操作允許在沒有新有效數據時閒置鏈路。如果發射器準備就緒且提供的數據無效,則應在流中插入一個閒置符號。請注意,與基本 PHY PPI 相反,編碼 PHY 的有效信號可以主動用於管理 TX 和 RX 兩側的數據。這種安排為 PHY 和協議層提供了更多的靈活性。對於 LPDT,這種有效信號已經存在於 PPI 中。添加 TxValidHS 信號消除了 PPI 描述中對 TxRequestHS 的約束,即“協議始終提供有效數據”。


在 RX 端,如果觀察到意外的序列,可能會將錯誤標記給協議。雖然可以檢測到許多不同的錯誤,但並不要求實現所有這些錯誤標記。實現的錯誤標記數量取決於實施者所做的成本/效益權衡。這些錯誤特徵不會影響 D-PHY 的合規性。這裡提到的信號僅供參考。


所有控制信號應與 TxWordClk 或 RxWordClk 保持同步。控制信號的時鐘頻率應等於或大於 1 / ( n 9 ) 1 / ( n 9 ) 1//(n**9)1 /(n * 9) 的串行比特率,其中 {{1 }} 是數據總線的寬度(以字節為單位)。

表 45 列出了僅適用於 8 位介面的 PPI 除編碼子層 (EPPI) 之外的附加信號。

表 45 附加信號 (功能) PPI
 符號 Dir  類別  描述
TxProMarkerEsc I
MXAX
(SXXA)
MXAX (SXXA)| MXAX | | :--- | | (SXXA) |

功能把手,用於在 LPDT 的串行流中插入協議標記符號。有效高信號
Functional handle to insert a Protocol-marker symbol in the serial stream for LPDT. Active HIGH signal| Functional handle to insert a Protocol-marker symbol in the serial stream for | | :--- | | LPDT. | | Active HIGH signal |
TxProMarkerHS I
MXXX
(SRXX)
MXXX (SRXX)| MXXX | | :--- | | (SRXX) |

功能手柄,用於在串行流中插入協議標記符號以進行 HS 傳輸。有效高信號
Functional handle to insert a Protocol-marker symbol in the serial stream for HS transmission. Active HIGH signal| Functional handle to insert a Protocol-marker symbol in the serial stream for | | :--- | | HS transmission. | | Active HIGH signal |
TxValidHS I
MXXX
(SRXX)
MXXX (SRXX)| MXXX | | :--- | | (SRXX) |

功能性控制器,用於在不結束高速度傳輸的情況下持續向物理層提供數據。在沒有有效數據的情況下持續傳輸請求時,物理層編碼層插入空閒符號。高電平信號
Functional handle for the protocol to hold on providing data to the PHY without ending the HS transmission. In the case of a continued transmission request without Valid data, the PHY coding layer inserts Idle symbols. Active HIGH signal| Functional handle for the protocol to hold on providing data to the PHY | | :--- | | without ending the HS transmission. In the case of a continued transmission | | request without Valid data, the PHY coding layer inserts Idle symbols. | | Active HIGH signal |
RxAlignErrorEsc O
SXAX
(MXXA)
SXAX (MXXA)| SXAX | | :--- | | (MXXA) |

標誌以指示在 LPDT 流中觀察到的逗號代碼未與假定的單詞邊界對齊。主動高信號(可選)
Flag to indicate that a Comma code has been observed in the LPDT stream that was not aligned with the assumed word boundary. Active HIGH signal (optional)| Flag to indicate that a Comma code has been observed in the LPDT stream | | :--- | | that was not aligned with the assumed word boundary. | | Active HIGH signal (optional) |
Symbol Dir Categories Description TxProMarkerEsc I "MXAX (SXXA)" "Functional handle to insert a Protocol-marker symbol in the serial stream for LPDT. Active HIGH signal" TxProMarkerHS I "MXXX (SRXX)" "Functional handle to insert a Protocol-marker symbol in the serial stream for HS transmission. Active HIGH signal" TxValidHS I "MXXX (SRXX)" "Functional handle for the protocol to hold on providing data to the PHY without ending the HS transmission. In the case of a continued transmission request without Valid data, the PHY coding layer inserts Idle symbols. Active HIGH signal" RxAlignErrorEsc O "SXAX (MXXA)" "Flag to indicate that a Comma code has been observed in the LPDT stream that was not aligned with the assumed word boundary. Active HIGH signal (optional)"| Symbol | Dir | Categories | Description | | :--- | :---: | :--- | :--- | | TxProMarkerEsc | I | MXAX <br> (SXXA) | Functional handle to insert a Protocol-marker symbol in the serial stream for <br> LPDT. <br> Active HIGH signal | | TxProMarkerHS | I | MXXX <br> (SRXX) | Functional handle to insert a Protocol-marker symbol in the serial stream for <br> HS transmission. <br> Active HIGH signal | | TxValidHS | I | MXXX <br> (SRXX) | Functional handle for the protocol to hold on providing data to the PHY <br> without ending the HS transmission. In the case of a continued transmission <br> request without Valid data, the PHY coding layer inserts Idle symbols. <br> Active HIGH signal | | RxAlignErrorEsc | O | SXAX <br> (MXXA) | Flag to indicate that a Comma code has been observed in the LPDT stream <br> that was not aligned with the assumed word boundary. <br> Active HIGH signal (optional) |
23-Nov-2015
 符號 Dir  類別  描述
RxAlignErrorHS O SXXX (MRXX)  SXXX   (MRXX)  {:[" SXXX "],[" (MRXX) "]:}\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array} Flag to indicate that a Comma code has been observed during HS reception that was not aligned with the assumed word boundary. Active HIGH signal (optional)  Flag to indicate that a Comma code has been observed during HS reception   that was not aligned with the assumed word boundary.   Active HIGH signal (optional)  {:[" Flag to indicate that a Comma code has been observed during HS reception "],[" that was not aligned with the assumed word boundary. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that a Comma code has been observed during HS reception } \\ \text { that was not aligned with the assumed word boundary. } \\ \text { Active HIGH signal (optional) }\end{array}
RxBadSymbolEsc O SXAX (MXXA)  SXAX   (MXXA)  {:[" SXAX "],[" (MXXA) "]:}\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array} Flag to indicate that a non-existing symbol was received using LPDT. Active HIGH signal (optional)  Flag to indicate that a non-existing symbol was received using LPDT.   Active HIGH signal (optional)  {:[" Flag to indicate that a non-existing symbol was received using LPDT. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that a non-existing symbol was received using LPDT. } \\ \text { Active HIGH signal (optional) }\end{array}
RxBadSymbolHS O SXXX (MRXX)  SXXX   (MRXX)  {:[" SXXX "],[" (MRXX) "]:}\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array} Flag to indicate that a non-existing symbol was received in HS mode. Active HIGH signal (optional)  Flag to indicate that a non-existing symbol was received in HS mode.   Active HIGH signal (optional)  {:[" Flag to indicate that a non-existing symbol was received in HS mode. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that a non-existing symbol was received in HS mode. } \\ \text { Active HIGH signal (optional) }\end{array}
RxEoTErrorEsc O SXAX (MXXA)  SXAX   (MXXA)  {:[" SXAX "],[" (MXXA) "]:}\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array} Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has been detected without being preceded by an EoT-marker symbol. Active HIGH signal (optional)  Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has   been detected without being preceded by an EoT-marker symbol.   Active HIGH signal (optional)  {:[" Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has "],[" been detected without being preceded by an EoT-marker symbol. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has } \\ \text { been detected without being preceded by an EoT-marker symbol. } \\ \text { Active HIGH signal (optional) }\end{array}
RxIdleEsc O SXXX (MRXX)  SXXX   (MRXX)  {:[" SXXX "],[" (MRXX) "]:}\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array} Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has been detected without being preceded by an EoT-marker symbol. Active HIGH signal (optional)  Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has   been detected without being preceded by an EoT-marker symbol.   Active HIGH signal (optional)  {:[" Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has "],[" been detected without being preceded by an EoT-marker symbol. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has } \\ \text { been detected without being preceded by an EoT-marker symbol. } \\ \text { Active HIGH signal (optional) }\end{array}
RxIdleHS O SXAX (MXXA)  SXAX   (MXXA)  {:[" SXAX "],[" (MXXA) "]:}\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array} Indication flag that Idle patterns are observed at the Lines during LPDT. Active HIGH signal (optional)  Indication flag that Idle patterns are observed at the Lines during LPDT.   Active HIGH signal (optional)  {:[" Indication flag that Idle patterns are observed at the Lines during LPDT. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Indication flag that Idle patterns are observed at the Lines during LPDT. } \\ \text { Active HIGH signal (optional) }\end{array}
(MRXX)
Symbol Dir Categories Description RxAlignErrorHS O " SXXX (MRXX) " " Flag to indicate that a Comma code has been observed during HS reception that was not aligned with the assumed word boundary. Active HIGH signal (optional) " RxBadSymbolEsc O " SXAX (MXXA) " " Flag to indicate that a non-existing symbol was received using LPDT. Active HIGH signal (optional) " RxBadSymbolHS O " SXXX (MRXX) " " Flag to indicate that a non-existing symbol was received in HS mode. Active HIGH signal (optional) " RxEoTErrorEsc O " SXAX (MXXA) " " Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has been detected without being preceded by an EoT-marker symbol. Active HIGH signal (optional) " RxIdleEsc O " SXXX (MRXX) " " Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has been detected without being preceded by an EoT-marker symbol. Active HIGH signal (optional) " RxIdleHS O " SXAX (MXXA) " " Indication flag that Idle patterns are observed at the Lines during LPDT. Active HIGH signal (optional) " (MRXX) | Symbol | Dir | Categories | Description | | :--- | :---: | :--- | :--- | | RxAlignErrorHS | O | $\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that a Comma code has been observed during HS reception } \\ \text { that was not aligned with the assumed word boundary. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxBadSymbolEsc | O | $\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that a non-existing symbol was received using LPDT. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxBadSymbolHS | O | $\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that a non-existing symbol was received in HS mode. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxEoTErrorEsc | O | $\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has } \\ \text { been detected without being preceded by an EoT-marker symbol. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxIdleEsc | O | $\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has } \\ \text { been detected without being preceded by an EoT-marker symbol. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxIdleHS | O | $\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array}$ | $\begin{array}{l}\text { Indication flag that Idle patterns are observed at the Lines during LPDT. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | (MRXX) | | | |

在 HS 模式下,指示標誌顯示在行中觀察到閒置模式。


Active HIGH signal (optional)


C. 6 完整代碼集


表 46 代碼集 (8b9b 行編碼)
 8 位元資料位元組  9 位元符號
 名稱  類型 B 1 B 1 B_(1)B_{1} B 2 B 2 B_(2)B_{2} B 3 B 3 B_(3)B_{3} X 1 X 1 X_(1)\mathrm{X}_{1} X 2 X 2 X_(2)\mathrm{X}_{2} Q1 Q2 Q3 B 1 B 1 B_(1)B_{1} X 1 X 1 X_(1)\mathrm{X}_{1} Y 1 Y 1 Y_(1)\mathrm{Y}_{1} Y 2 Y 2 Y_(2)\mathrm{Y}_{2} B 2 B 2 B_(2)B_{2} B 3 B 3 B_(3)B_{3} Y 3 Y 3 Y_(3)Y_{3} Y 4 Y 4 Y_(4)\mathrm{Y}_{4} X 2 X 2 X_(2)\mathrm{X}_{2}
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8-bit Data Byte 9-bit Symbol Name Type B_(1) B_(2) B_(3) X_(1) X_(2) Q_(1) Q_(2) Q3 B_(1) X_(1) Y_(1) Y_(2) B_(2) B_(3) Y_(3) Y_(4) X_(2) C610 Idle/Sync2 Does not represent data 1 0 0 0 0 0 0 1 0 C701 Reserved Does not represent data 1 0 0 0 0 0 0 0 1 C710 Rsvd Does not represent data 0 1 1 1 1 1 1 1 0| | | 8-bit Data Byte | | | | | | | | 9-bit Symbol | | | | | | | | | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | Name | Type | $B_{1}$ | $B_{2}$ | $B_{3}$ | $\mathrm{X}_{1}$ | $\mathrm{X}_{2}$ | $\mathrm{Q}_{1}$ | $\mathrm{Q}_{2}$ | Q3 | $B_{1}$ | $\mathrm{X}_{1}$ | $\mathrm{Y}_{1}$ | $\mathrm{Y}_{2}$ | $B_{2}$ | $B_{3}$ | $\mathrm{Y}_{3}$ | $\mathrm{Y}_{4}$ | $\mathrm{X}_{2}$ | | C610 | Idle/Sync2 | Does not represent data | | | | | | | | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | | C701 | Reserved | Does not represent data | | | | | | | | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | | C710 | Rsvd | Does not represent data | | | | | | | | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
 注意:
 Rsvd = = == 保留

 參與者


以下名單包括參與制定本規範的工作組成員,以及同意出現在此名單上的人員。
Ahmed F. Aboulella, Mixel, Inc. Bhupendra Ahuja, NVIDIA Mario Ackers, Toshiba Corporation

喬凡尼·安傑洛,Freescale Semiconductor 拉達·阿圖庫拉,NVIDIA 張洪白,三星電子公司 安德魯·巴爾德曼,MIPI Alliance, Inc. 塞德里克·貝爾托洛姆,STMicroelectronics 傑里特·登·貝斯滕,NXP Semiconductor 伊格納修斯·貝扎姆,Arasan Chip Systems, Inc. 托馬斯·布隆,Silicon Line GmbH 馬克·布勞恩,摩托羅拉流動性,LLC 喬治·布羅克赫斯特,Mindspeed Technologies, Inc. 多米尼克·布魩內爾,STMicroelectronics 蒂埃里·坎皮切,LeCroy Corporation 瑪拉·卡瓦略,Synopsys, Inc. 郭欽·張,OmniVision Technologies, Inc. 關敏杰,Keysight Technologies Inc. 洛朗·克拉拉蒙,STMicroelectronics 基里爾·迪米特羅夫,SanDisk Corporation 基尤爾·迪萬,Tektronix, Inc. 丹·德雷珀,Mindspeed Technologies, Inc. 肯·德羅塔,英特爾公司 馬哈茂德·艾爾-巴納,Mixel, Inc. 邁克爾·弗萊舍-羅伊曼,Keysight Technologies Inc.

拉爾夫·蓋斯鮑爾,東芝公司

Ajay Garg, Synopsys, Inc.

喬基姆·戈梅斯,Synopsys, Inc.

威爾·哈里斯,超微半導體公司。

Frederic Hasbani, STMicroelectronics

林弘明,索尼公司


邁克爾·赫茲,黑莓有限公司

Ols Hidri, Silicon Line GmbH

肯·亨特,美光科技公司。


亨利克·伊金,英特爾公司

羅伯特·約翰遜,IEEE-ISTO(員工)

Kiyoshi Kase, Freescale Semiconductor

Deepak Khanchandani, 德州儀器公司

SeungLi Kim, 三星電子有限公司

Marcin Kowalewski, Synopsys, Inc.
Myoungbo Kwak, Samsung Electronics, Co.
Luke Lai, NVIDIA

托馬斯·朗格,東芝公司


劉偉強,ATI 科技公司

Ed Liu, NVIDIA

托馬斯·馬里克,比特眼數位測試解決方案有限公司


大衛·梅爾策,精工愛普生公司。


帕特里克·莫恩,德州儀器公司


馬庫斯·穆勒,諾基亞公司


拉吉·庫馬爾·納格帕爾,Synopsys, Inc.


中田晃、精工愛普生公司

Long Nguyen, Mixel, Inc.
Jim Ohannes, National Semiconductor
Upneet Pannu, NVIDIA

喬奧·佩雷拉,Synopsys, Inc.


哈羅德·佩里克,NXP 半導體

Tim Pontius, NXP Semiconductor

杜安·奎特,英特爾公司

Parthasarathy Raju, Tektronix, Inc
Juha Rakkola, Nokia Corporation

吉姆·里皮,IEEE-ISTO(員工)


拉文德拉·魯德拉拉朱,英特爾公司

Victor Sanchez-Rico, BitifEye Digital Test Solutions GmbH
Jose Sarmento, Synopsys, Inc.
Roland Scherzinger, Keysight Technologies Inc.
DC Sessions, NXP Semiconductor
Sridhar Shashidharan, Arasan Chip Systems, Inc.
Sergio Silva, Synopsys Inc
 比爾·西姆斯,NVIDIA

Vikas Sinha, 德州儀器公司
Ian Jackson, Silicon Line GmbH Ahmed Shaban, Mixel, Inc.

詹姆斯·贾西,英特爾公司

Tatsuya Sugioka, Sony Corporation
Ashraf Takla, Mixel, Inc.
Aravind Vijayakumar, Cadence Design Systems, Inc.

彼得·文森,德州儀器公司


馬爾蒂·沃蒂萊寧,諾基亞公司


曼努埃爾·韋伯,東芝公司


海納·維塞,東芝公司

董炫成,SK 海力士


Dale Stolitzka, 三星電子公司


喬治·威利,高通公司


查爾斯·吳,OmniVision Technologies, Inc.


山岸邦彦,東芝公司


山本誠司,瑞薩電子公司


雲峰卓,英特爾公司


克里斯托夫·齊默曼,東芝公司