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D-PHY 規格 SM SM  ^("SM "){ }^{\text {SM }}

 版本 2.0
 2015 年 11 月 23 日

MIPI 董事會於 2016 年 3 月 8 日通過

隨著 Phy 工作小組工作的持續進行,本文件預計會有進一步的技術變更。

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MIPI Alliance, Inc.
c/o IEEE-ISTO
445 Hoes Lane
Piscataway, NJ 08854
 收件人:董事會秘書

 內容

 目錄 ... iii
 圖表 ... vii
 表格 ... x x xx

發行歷史 ... xii


1 簡介 ... 1


1.1 範圍 ... 1


1.2 目的 ... 2


2 術語 ... 3


2.1 特殊術語的使用 ... 3


2.2 定義 ... 3


2.3 簡稱 ... 4


2.4 縮寫詞 ... 4


3 參考資料 ... 6


4 D-PHY 概觀 ... 7


4.1 PHY 功能摘要 ... 7


4.2 強制性功能 ... 7


5 建築 ... 8


5.1 車道模組 ... 8


5.2 主站和從站 ... 9


5.3 高頻時鐘產生 ... 9


5.4 時鐘通道、資料通道和 PHY-Protocol 介面 ... 9


5.5 可選擇的車道選項 ... 10


5.6 車道模組類型 ... 12




5.6.3 時鐘通道.... 14


5.7 組態 ... 14


5.7.1 單向組態 ... 16




6 全局操作 ... 19


6.1 傳輸資料結構..........19


6.1.1 資料單位 ... 19




6.1.4 資料緩衝 ... 19



6.3 操作模式:控制、高速和逃逸 ... 20


6.4 高速資料傳輸 ... 21



6.4.2 開始傳輸...... 21



6.4.4 HS 資料傳輸突波.... 22



6.6 逃脫模式 ... 27


6.6.1 遠端觸發 ... 28



6.6.3 超低功耗狀態 ... 29


6.6.4 逃脫模式狀態機 ... 29


6.7 高速時鐘傳輸...... 31




6.10 系統電源狀態 ... 41


6.11 初始化 ... 41


6.12 校正 ... 41


6.13 全局操作流程圖.... 45



6.14.1 僅包含使用者介面值的參數.... 48


6.14.2 包含時間和 UI 值的參數.... 48


6.14.3 僅包含時間值的參數.... 48


6.14.4 僅包含不依據資料速率的時間值的參數。... 49


6.15 互操作性...... 49


7 故障偵測 ... 50


7.1 爭用偵測 ... 50


7.2 序列錯誤偵測 ... 50


7.2.1 SoT 錯誤 ... 51


7.2.2 SoT 同步錯誤 ... 51


7.2.3 EoT 同步錯誤 ... 51


7.2.4 Escape 模式輸入指令錯誤.... 51


7.2.5 LP 傳輸同步錯誤 ... 51



7.3 通訊協定看門狗計時器(說明性)..................


7.3.1 HS RX 超時 ... 51


7.3.2 HS TX 超時 ... 51


7.3.3 逃脫模式逾時 ... 51


7.3.4 逃脫模式靜音逾時 ... 51



8 互連和車道組態 ... 53


8.1 車道配置 ... 53


8.2 邊界條件 ... 53


8.3 定義 ... 53


8.4 S 參數規格..........54


8.5 特性條件......54


8.6 互連規格 ... 54



8.6.2 共模特性 ... 57


8.6.3 車道內交叉耦合.... 57


8.6.4 模式轉換限制.... 57


8.6.5 車道間交叉耦合.... 57





8.7.2 共模特性.... 60


8.7.3 模式轉換限制.... 61


9 電氣特性 ... 62



9.1.1 高速傳送器.... 63



9.2 接收器特性 ... 72


9.2.1 高速接收器 ... 72



9.3 線路爭用偵測.... 75


9.4 輸入特性 ... 76


10 高速資料鎖定時序 ... 78



10.2 向前高速資料傳輸時序 .... 79


10.2.1 資料鎖定時序規格.... 80



10.2.3 傳送器眼圖規格 .... 82


10.2.4 接收器眼圖規格.... 84


10.3 反向高速資料傳輸時序 .... 85


10.4 操作模式:


11 法規要求.... 88


12 內建 HS 測試模式(說明)...... 89


12.1 簡介.... 89


12.2 進入 HS 測試模式 ... 90


12.3 HS 測試模式 ... 90


12.4 特殊情況:多車道測試.... 92



附件 A 邏輯 PHY-Protocol 介面說明(說明性)................


A. 1 訊號說明 ... 93


A. 2 主站端高速傳輸 ... 103


A. 3 從屬端高速接收 ... 104


A. 4 從屬端高速傳輸 ... 104


A. 5 主端高速接收 ... 105


A. 6 低功率資料傳輸.... 105


A. 7 低功率資料接收.... 106


A. 8 轉彎...... 106


A. 9 校正 ... 107


A. 10 光纖連線支援 ... 109


A.10.1 系統設定 ... 109


A.10.2 序列化器和解序列化器方框圖.... 110



A.10.4 系統限制...... 112


附件 B 互連設計指引(資料性)...... 113


B. 1 實際距離 ... 113


B. 2 RF 頻帶:干擾 ... 113


B. 3 輸電線路設計 ... 113


B. 4 參考層 ... 113


B. 5 印刷電路板 ... 114


B. 6 撓性箔 ... 114


B. 7 系列電阻 ... 114


B. 8 個連接器 ... 114



C. 1 行編碼功能 ... 116




C. 2 編碼方案 ... 116


C.2.1 8b9b 編碼屬性...... 116


C.2.2 資料代碼:基本代碼集...... 116


C.2.3 逗號代碼:獨特的例外碼...... 117


C.2.4 控制代碼:常規例外碼...... 118



C. 3 使用 D-PHY 操作 ... 118


C.3.1 有效載荷:資料與控制


C.3.2 HS 傳輸的細節...... 119



C. 4 錯誤信號 ... 120


C. 5 擴展 PPI ... 120


C. 6 完整代碼集 ... 121

 數字


圖 1 通用車道模組功能 ... 8


圖 2 兩資料通道 PHY 設定 ... 10


圖 3 選項選擇流程圖 ... 11


圖 4 通用車道模組架構 ... 12


圖 5 車道符號巨集與符號圖例.... 14


圖 6 所有可能的資料通道類型和基本單向時鐘通道。... 15


圖 7 單向單資料通道組態 ... 16


圖 8 不含 LPDT 的單向多資料通道組態 ... 16


圖 9 雙向使用兩個獨立的單向 PHY(無 LPDT)............17


圖 10 雙向單資料通道組態 ... 17


圖 11 雙向多資料通道組態 ... 18


圖 12 混合型多資料通道組態 ... 18


圖 13 線級 ... 20


圖 14 以脈衝方式進行高速資料傳輸 ... 22


圖 15 高速資料傳輸的 TX 和 RX 狀態機器 ... 23


圖 16 翻轉程序.... 25


圖 17 週轉狀態機 ... 26


圖 18 Escape 模式中的觸發-重置指令 ... 27


圖 19 兩資料位元組低功耗資料傳輸範例 ... 29


圖 20 逃脫模式狀態機 ... 30


圖 21 在時脈傳輸與低功耗模式之間切換時脈通道 ... 33


圖 22 高速時脈傳輸狀態機 ... 35


圖 23 時脈通道超低功耗狀態狀態機 ... 36


圖 24 Skew-Calibration 中的高速資料傳輸 ... 42


圖 25 正常模式與偏斜校正.... 42


圖 26 Normal Mode vs Skew Calibration (Zoom-In) ... 43


圖 27 資料通道模組狀態圖.... 46


圖 28 時鐘通道模組狀態圖.... 47


圖 29 點對點互連 ... 53


圖 30 設定 RX、TX 和 TLIS 的 S 參數特性 ... 54


圖 31 差動插入損耗的範本,資料速率 80 Mbps 80 Mbps >= 80Mbps\geq 80 \mathrm{Mbps} 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} ... 55


圖 32 差分插入損耗的範本,資料速率 > 1.5 Gbps 和 4.5 Gbps 4.5 Gbps <= 4.5Gbps\leq 4.5 \mathrm{Gbps} ... 56



圖 34 線間共模交叉耦合模板 ... 58


圖 35 車道間差分交叉耦合模板 ... 58


圖 36 用於車道模組接收器的差分反射模板......59


圖 37 Lane 模組發射器的差分反射模板 ... 60


圖 38 RX 共模回波損耗模板 ... 61


圖 39 全功能 D-PHY 收發器的電氣功能 ... 62


圖 40 D-PHY 訊號層級 ... 63


圖 41 HS 傳送器範例 ... 64


圖 42 理想的單端和結果差分 HS 訊號 .... 65


圖 43 單端 HS 訊號可能出現的 Δ V CMTx Δ V CMTx DeltaV_(CMTx)\Delta \mathrm{V}_{\mathrm{CMTx}} Δ V OD Δ V OD DeltaV_(OD)\Delta \mathrm{V}_{\mathrm{OD}} 失真 ... 66


圖 44 VCMTX 和 VOD 量測的範例電路............66



圖 46 去加重範例 ... 68


圖 47 LP 傳送器範例 ... 69


圖 48 LP 傳送器驅動邏輯高電壓的 V-I 特性 ... 70


圖 49 LP 傳送器驅動邏輯低電壓的 V-I 特性 ... 70


圖 50 LP 變送器 V-I 特性量測設定 ... 70


圖 51 HS 接收器實作範例 ... 73


圖 52 低功率接收器的輸入雜訊抑制............75


圖 53 訊號和爭用電壓電平 ... 76


圖 54 針腳漏電量測範例電路 ... 77


圖 55 概念性 D-PHY 資料和時脈定時符合性測量平面 ... 78


圖 56 DDR 時脈定義 ... 79


圖 57 資料至時脈定時定義 ... 80


圖 58 TX Eye Diagram 規格 ... 83


圖 59 傳送器眼圖驗證設定 ... 83


圖 60 接收器眼圖規格 ... 84


圖 61 接收器眼圖驗證設定 ... 85


圖 62 HS 資料反向傳輸的概念圖............85


圖 63 從站端反向高速資料傳輸時序 .... 86


圖 64 使用樣式檢查器和產生器進行測試...... 89


圖 65 環回模式的替代測試 ... 89


圖 66 主站端高速傳輸範例 (一位元組匯流排寬度) ... 104


圖 67 從站端高速接收範例 (一位元組匯流排寬度) ... 104


圖 68 從屬端高速傳輸範例 (一位元組匯流排寬度).... 105


圖 69 主端高速接收範例 (一位元組匯流排寬度).... 105


圖 70 低功率資料傳輸...... 106


圖 71 低功率資料接收範例...... 106


圖 72 轉換行動範例 傳送至接收並返回傳送 ............................................ 107


圖 73 周期性偏差校正 - 正常模式下的 PPI 訊號.... 108


圖 74 周期性偏斜校正 - 偏斜校正期間的 PPI 訊號 ... 109


圖 75 使用光學互連的典型系統設定 ... 109


圖 76 光纖連線典型序列器方框圖.... 110


圖 77 光纖連線典型解串器方塊圖.... 110


圖 78 HS 時鐘開始與 HS 資料傳輸之間的延遲(無光鏈路)。111


圖 79 使用光纖連線時,HS 時鐘開始與 HS 資料傳輸之間的延遲。... 111


圖 80 行編碼層範例 ... 115

 表格


表 1 車道類型描述符 ... 13


表 2 車道狀態說明 ... 20


表 3 傳輸開始順序 ... 21


表 4 傳輸結束順序 ... 22


表 5 高速資料傳輸狀態機說明 ... 23


表 6 連線轉換順序 ... 24



表 8 Escape 輸入代碼 ... 28


表 9 逃脫模式狀態機描述...... 30





表 13 時脈通道超低功耗狀態狀態機描述 ... 36


表 14 全局操作定時參數 ... 38


表 15 初始化狀態 ... 41


表 16 偏斜開始校正順序 ... 43


表 17 傾斜結束校正順序 ... 44



表 19 D-PHY 版本整合與向下相容性 ... 49



表 21 HS 變送器 AC 規格 ... 69


表 22 LP 變送器直流規格 ... 71


表 23 LP 變送器 AC 規格 ... 71


表 24 HS 接收器直流規格......73



表 26 LP 接收器直流規格......75



表 28 爭用偵測器 (LP-CD) 直流規格 ... 76


表 29 引腳特性規格 .... 77


表 30 時鐘信號規格 ... 79


表 31 0.08 Gbps 0.08 Gbps >= 0.08Gbps\geq 0.08 \mathrm{Gbps} 1 Gbps 1 Gbps <= 1Gbps\leq 1 \mathrm{Gbps} 的資料鎖定時序規格 ... 80


表 32 > 1 > 1 > 1>1 Gbps 和 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 的資料鎖定時序規格 ... 81


表 33 > 1.5 Gbps > 1.5 Gbps > 1.5Gbps>1.5 \mathrm{Gbps} 4.5 Gbps 4.5 Gbps <= 4.5Gbps\leq 4.5 \mathrm{Gbps} 的資料鎖定時序規格 ... 81


表 34 擴展頻譜時脈要求.................82


表 35 傳送器眼圖規格.... 83


表 36 接收器眼圖規格.... 84



表 38 PPI 訊號 ... 94


表 39 Tx HS PPI 訊號,資料路徑寬度的影響...... 103





表 43 逗號代碼.... 118


表 44 正則例外碼結構 ... 118



表 46 代碼集(8b9b 行代碼).... 121

 發行歷史

 日期  版本  說明
2016 03 08 2016 03 08 2016-03-082016-03-08 V2.0
董事會初步通過發行。
Date Version Description 2016-03-08 V2.0 Initial Board adopted release.| Date | Version | Description | | :---: | :--- | :--- | | $2016-03-08$ | V2.0 | Initial Board adopted release. |

 1 引言


本規格為行動裝置內部元件間的通訊互連提供彈性、低成本、高速序列介面解決方案。傳統上,這些介面都是 CMOS 並行匯流排,位元速率低,且因 EMI 的緣故邊緣速度較慢。D-PHY 解決方案可大幅擴展介面頻寬,滿足更先進的應用需求。D-PHY 解決方案可以非常低的功耗實現。

 1.1 範圍


本文件的範圍是指定 MIPI 聯盟應用或通訊協定層級規格所應用的高速來源同步介面的最底層。這包括實體介面、電氣介面、低階時序和 PHY 層級通訊協定。這些功能區合起來稱為 D-PHY。

D-PHY 規格必須始終與引用本規格的更高層 MIPI 規格結合使用。除非事先獲得 MIPI 董事會的批准,否則嚴禁以任何其他方式使用 D-PHY 規格。


下列主題不在本文件的範圍內:

  • 時鐘產生器單元訊號的明確規格。當然,D-PHY 規格確實隱含地要求時鐘信號的一些最低性能。本意是只限制介面引腳上的行為。因此,時脈產生單元並不包括在此規格中,它是一個獨立的功能單元,提供所需的時脈信號給 D-PHY,以符合規格。只要不違反本規格,就允許各種實作上的取捨。更多資訊請參閱第 5 節。

  • 測試模式、樣式與配置。很明顯的,可測性是非常重要的,但由於要測試的項目大多數是特定應用或與實作相關,因此測試的規格會延遲到更高層的規格或產品規格。此外,MIPI D-PHY 相容測試並未包含在本規格中。

  • 解決爭用情況的程序。D-PHY 包含數種偵測 Link 爭用的機制。然而,某些爭用情況只能在較高層級偵測到,因此並未包含在本規格中。

  • 確保不同 Lane Module 類型之間的連接操作正常。有多種不同的 Lane Module 類型,可最佳支援多種應用的不同功能需求。這表示除了一些基本功能之外,還可以包含或排除一些可選功能。本規格僅確保匹配的 Lane Module 類型之間的連接操作正確,也就是說:支援相同特性且功能互補的模組。如果車道的兩側並非相同類型,而這些車道應該可以正確運作,則車道模組的製造商應確保所提供的附加功能不會損壞運作。若能以其他獨立於 MIPI D-PHY 介面的方式停用附加功能,使 Lane 模組的行為與相同類型的 Lane 模組無異,則最易達到此目的。

  • IO 的 ESD 保護等級。所需的等級取決於特定的應用環境和產品類型。

  • 精確的 Bit-Error-Rate (BER) 值。實現的 BER 的實際值取決於整體系統整合和環境的敵對程度。因此,不可能為 Link 的個別部分指定 BER。本規格允許實作的 BER 為 < 10 12 < 10 12 < 10^(-12)<10^{-12}

  • PHY-Protocol Interface 的規格。D-PHY 規格包含 PHY-Protocol Interface (PPI) 附件,提供此介面的一種可能解決方案。此附件僅限於正常操作所需的基本訊號,以便釐清此介面所需的訊號種類。


    介面。基於電源原因,此介面在大多數應用中都是內部介面。實際的實作可能會有所不同,但不會與 D-PHY 規格不一致。

  • 實施。本規範旨在盡可能減少對實作的限制。本規範的各個部分使用方塊圖或範例電路來說明概念,但絕不表示這是首選或必須的實作。只有 D-PHY 介面引腳上的行為才具有規範性。

D-PHY 規格的演進主要是由於需要達到更高的資料傳輸率和更好的效率,同時又要尊重向後相容性。在此過程中,會在不影響向後相容性的前提下,將前一版本的規格加以修改。衍生出的每個新版本規格都會保留前一版本的所有規格元件,並加入新的變更。由於技術的演進,某些參數會有所改變,以針對更新的技術進行最佳化。


無論目標資料傳輸率為何,建議始終遵循最新版本的 D-PHY 規格。產品資料說明書應同時提及目標 D-PHY 規格版本和資料傳輸率。這可讓系統整合商做出適當的決策,以達到互通性的目標。

法規遵循方法不在本文件的範圍內。產品製造商有責任確保其設計符合所有適用的法規要求。

 1.2 目的


D-PHY 規格可用於製造商設計符合 MIPI Alliance 行動裝置介面規格的產品,例如 (但不限於) 攝影機、顯示器和統一協定介面。

實施此規格可將不同製造商產品之間的介面標準化,從而減少行動裝置的上市時間和設計成本。此外,透過實施此規格,可實現更豐富的功能集,而這些功能集需要較高的位元速率。最後,由於 MIPI 聯盟規格的可擴充性質,可簡化行動裝置新增功能的程序。

 2 術語


2.1 特殊術語的使用


MIPI 聯盟採用 IEEE 標準樣式手冊第 13.1 節,該節規定在文件開發中使用 "shall"、"should"、"may 「和 」can "等詞,如下所示:

shall 一詞用於表示為符合規格而必須嚴格遵守的強制性要求,且不允許偏離(shall 等於 is required to)。


必須 (must) 一詞的使用已被棄用,在說明強制要求時不得使用;必須僅用於描述無法避免的情況。

遺棄使用 will 一詞,且在陳述強制性要求時不得使用;will 僅用於事實的陳述。

應該」一詞用於表示在多種可能性中,建議其中一種特別適合,而不提及或排除其他可能性;或表示某種行動方式是可取的,但不一定是必須的;或表示(在否定形式中)某種行動方式是不可取的,但不禁止(應該等同於建議)。


may 一詞用於表示在規範範圍內允許的行動方式(may 等於 is permitted to)。


can 一詞用於可能性和能力的陳述,不論是物質、物理或因果(can 等於 is able to)。


除非明確表示為資訊性,否則所有章節均為規範性。

 2.2 定義


雙向:支援正向和反向通訊的單一資料通道。


DDR 時脈:用於雙邊資料傳輸的半速率時脈。


D-PHY:本文件中定義的源同步 PHY。D-PHY 以 500 Mbit / s 500 Mbit / s 500Mbit//s500 \mathrm{Mbit} / \mathrm{s} 的順序進行通訊,因此羅馬數字 500 或 "D"。


Escape Mode(逃逸模式):資料通道的可選操作模式,允許以非常低的功率傳輸低位元速率指令和資料。


前進方向:訊號方向是相對於高速 DDR 時脈的方向來定義的。從傳送時脈的一端傳送到接收時脈的一端是 Forward 方向。


車道:由兩個互補的 Lane 模組組成,透過雙線、點對點 Lane 互連線進行通訊。有時 Lane 也僅用於表示互連。一條 Lane 可用於資料或時鐘訊號傳輸。


Lane 互連:雙線、點對點互連,用於差動高速訊號和低功耗、單端訊號。


車道模組:位於車道兩側的模組,用於在車道上駕駛和/或接收訊號。


線路:線路:用於連接驅動器與接收器的互連線路。要建立一條 Lane 互連線,需要兩條線。


連結:兩個裝置之間的連線,包含一個時脈通道 (Clock Lane) 和至少一個資料通道 (Data Lane)。一個 Link 至少包含兩個 PHY 和兩個 Lane 互連。


Master(主端):連線的主端 (Master) 定義為傳輸高速時脈的一端。Master 端以正向(Forward)方向傳輸資料。

物理層:實作透過 Lane Interconnect 進行通訊所需功能的功能區塊。PHY 由一個配置為時鐘線的 Lane Module、一個或多個配置為資料線的 Lane Module 以及 PHY Adapter Layer 組成。


PHY Adapter(PHY 適配器):將 APPI 的符號轉換為特定 PHY PPI 所用信號的通訊協定層。


PHY Configuration(物理層組態):代表可能連線的一組線路。PHY 組態至少包含兩個 Lane、一個 Clock Lane 及一個或多個 Data Lane。

逆向:Reverse direction(反向)與正向相反。請參閱 Forward Direction(正向)的說明。

從站:Link 的 Slave 端定義為不傳輸 High-Speed Clock(高速時脈)的一端。從屬端(Slave)可以反向(Reverse)傳輸資料。

掉頭:扭轉資料巷的通訊方向。


單向:單一 Lane,僅支援正向通訊。

 2.3 縮寫


例如 (拉丁語:exempli gratia)


即是

 2.4 縮寫詞

APPI

BER 位元誤差率


CIL 控制與介面邏輯


DDR 雙倍資料傳輸率

DUT
EMI
EoT
HS
HS-RX
HS-TX
IO

ISTO 工業標準與技術組織


LP 低功率:操作模式的識別碼


LP-CD 低功率爭用偵測器


LPDT 低功率資料傳輸


LP-RX 低功率接收器(大擺動單端)


LP-TX 低功率發射器(大擺動單端)

 LPS 低功率狀態

LSB 最小有效位元
 版本 2.0  D-PHY 規格
 2015 年 11 月 23 日
144 Mbps  每秒兆位元
145 MSB  最重要位元
146 PHY  物理層
147 PLL  鎖相環路
148 PPI  PHY-Protocol 介面
149 RF  無線電頻率
150 RX  接收器
151 SE  單端
152 SoT  開始傳輸
153 TLIS
傳輸線互連結構:實現主機與主機之間的實體互連。
154  和從屬
155 TX  傳送器
156 UI
單位間隔,等於時鐘線上任何 HS 狀態的持續時間
157 ULPS  超低功耗狀態
Version 2.0 Specification for D-PHY 23-Nov-2015 144 Mbps Megabits per second 145 MSB Most Significant Bit 146 PHY Physical Layer 147 PLL Phase-Locked Loop 148 PPI PHY-Protocol Interface 149 RF Radio Frequency 150 RX Receiver 151 SE Single-Ended 152 SoT Start of Transmission 153 TLIS Transmission-Line Interconnect Structure: physical interconnect realization between Master 154 and Slave 155 TX Transmitter 156 UI Unit Interval, equal to the duration of any HS state on the Clock Lane 157 ULPS Ultra-Low Power State| | Version 2.0 | Specification for D-PHY | | :--- | :--- | :--- | | | 23-Nov-2015 | | | 144 | Mbps | Megabits per second | | 145 | MSB | Most Significant Bit | | 146 | PHY | Physical Layer | | 147 | PLL | Phase-Locked Loop | | 148 | PPI | PHY-Protocol Interface | | 149 | RF | Radio Frequency | | 150 | RX | Receiver | | 151 | SE | Single-Ended | | 152 | SoT | Start of Transmission | | 153 | TLIS | Transmission-Line Interconnect Structure: physical interconnect realization between Master | | 154 | | and Slave | | 155 | TX | Transmitter | | 156 | UI | Unit Interval, equal to the duration of any HS state on the Clock Lane | | 157 | ULPS | Ultra-Low Power State |

 3 參考資料


[MIPI01] MIPI 聯盟 D-PHY 規格,1.0 版,MIPI 聯盟公司,2009 年 9 月 22 日。


[MIPI02] MIPI 聯盟 C-PHY 規格,1.0 版,MIPI 聯盟公司,2014 年 10 月 7 日。

 4 D-PHY 概觀


D-PHY 描述一種來源同步、高速、低耗電、低成本的 PHY,特別適用於行動應用。此 D-PHY 規格主要是針對相機與顯示應用程式與主機處理器的連接而撰寫。然而,它也可應用於許多其他應用。我們預期同類型的 PHY 也會用在雙重複合配置中,用於更一般的通訊網路互連。由於 Link 兩側之間的主從關係,因此 Link 的操作和可用資料速率是不對稱的。非對稱的設計大大降低了 Link 的複雜性。某些功能(如雙向、半雙工操作)是可選的。對於有非對稱資料流量需求的應用,以及回傳通道的獨立互連成本過高時,利用此功能會很有吸引力。雖然這項功能是可選的,但對於沒有回傳流量需求或想要應用物理上不同的回傳通訊通道的應用,它可以避免強制性的開銷成本。


4.1 PHY 功能摘要


D-PHY 提供 Master 和 Slave 之間的同步連線。實用的 PHY 組態包含一個時脈信號和一個或多個資料信號。時脈信號是單向的,從主端開始,到從端結束。資料信號可以是單向或雙向,視所選的選項而定。對於半雙工操作,反向頻寬是正向頻寬的四分之一。令牌傳遞用於控制 Link 的通訊方向。


Link 包括用於快速資料通訊的 High-Speed 信令模式和用於控制目的的 Low-Power 信令模式。低功率逃逸模式可選擇用於低速異步資料通訊。高速資料通訊以具有任意數量有效負載資料位元組的 burst 形式出現。


PHY 的每個資料通道使用兩條線,加上時脈通道的兩條線。這樣,最小的 PHY 配置就有四條線。在高速模式下,每條 Lane 都在兩側端接,並由低搖擺、差動訊號驅動。在低功耗模式下,所有線路都是單端操作且無端線。基於 EMI 的理由,此模式的驅動器應採用壓縮率控制和電流限制。


高速模式下實際可達到的最大位元速率取決於傳送器、接收器和互連實作的效能。因此,本文件未指定最大位元速率。然而,本規格主要是為了定義解決方案,其資料傳輸率範圍為每 Lane 80 至 1500 Mbps (不含偏移校正)、高達 2500 Mbps (含偏移校正),以及高達 4500 Mbps (含均衡)。當實作支援大於 1500 Mbps 的資料傳輸率時,它也必須支援偏移功能。當 Phy 實作支援超過 2500 Mbps 的資料傳輸率時,它也應支援均衡,並應提供擴展頻譜時脈 (Spread Spectrum Clocking)。雖然 PHY 組態不受限於此範圍,但實際的限制使其成為最適合預期應用的範圍。對於固定時脈頻率,PHY 組態的可用資料容量可透過使用更多資料通道來增加。採用突發模式通訊可降低有效資料吞吐量。低功耗模式的最大資料傳輸率為 10 Mbps。

本規格所引進的功能 (擴展頻譜時脈、傳輸等化和 Deskew) 可應用於任何 HS 資料速率。


4.2 強制性功能


本文件中規定的所有功能,若未在第 5.5 節中明確說明,則應針對所有 D-PHY 配置來實作。

 5 建築


本節說明 PHY 的內部結構,包括其行為層級的功能。此外,還提供了幾種可能的 PHY 配置。每個配置可視為一套基本模組的適當組合。

 5.1 車道模組


PHY 組態包含一個時脈 Lane 模組和一個或多個資料 Lane 模組。每個 PHY Lane 模組透過兩條線與 Lane 互連另一端的互補零件通訊。


每個 Lane 模組包含一個或多個同時使用兩條互連線的差動高速功能、一個或多個在每條互連線上單獨操作的單端低功耗功能,以及控制和介面邏輯。所有功能的概覽如圖 1 所示。高速信號的電壓擺幅較低,例如 200 mV,而低功率信號的電壓擺幅較大,例如 1.2V。高速功能用於高速資料傳輸。低功耗功能主要用於控制,但也有其他可選的使用情況。I/O 功能由 Lane Control and Interface Logic 區塊控制。此區塊與通訊協定連接,並決定 Lane 模組的全局操作。

高速功能包括差分傳送器 (HS-TX) 和差分接收器 (HS-RX)。


一個 Lane 模組可能包含 HS-TX、HS-RX 或兩者。在正常操作期間,單一 Lane 模組中的 HS-TX 和 HS-RX 絕不會同時啟用。啟用的高速功能應根據第 9.1.1 節和第 9.2.1 節的定義,終止其一端的 Lane 互連。如果一個

如果未啟用 Lane 模組中的高速功能,則該功能應處於高阻抗狀態。

低功率功能包括單端傳送器 (LP-TX)、接收器 (LP-RX) 和低功率爭用偵測器 (LP-CD)。低功率功能總是成對出現,因為這些都是單端功能,分別在兩條互連線上操作。


高速和低功耗功能的存在是相互關聯的。也就是說,如果一個 Lane 模組包含一個 HSTX,它也應該包含一個 LP-TX。HS-RX 和 LP-RX 也有類似的限制。

如果包含 LP-RX 的 Lane 模組有電源,則該 LP-RX 應始終處於啟用狀態,並持續監控線路電平。LP-TX 只應在驅動低功率狀態時啟用。LP-CD 功能僅需用於雙向操作。如果存在,LP-CD 功能會啟用,以便在 LP-TX 驅動低功耗狀態時偵測爭用情況。在驅動線路上的新狀態之前,LP-CD 會檢查是否有爭用(ULPS 除外)。

在單一 Lane 模組中,LP-TX、HS-TX 和 HS-RX 的活動是互斥的,除了一些短的交叉時段。有關線路端時脈和資料信號,以及 HS-TX、HS-RX、LP-TX、LP-RX 和 LP-CD 功能的詳細規格,請參閱第 9 節和第 10 節。

為了正常運作,Lane Interconnect 兩邊的 Lane Module 功能組必須相容。這表示 Lane Interconnect 一側的每個 HS 和 LP 傳送或接收功能,都必須在另一側有互補的 HS 或 LP 接收或傳送功能。此外,任何結合 TX 和 RX 功能的 Lane 模組都需要 Contention Detector。


5.2 主從


每個 Link 都有一個 Master 端和一個 Slave 端。Master 向 Clock Lane 提供高速 DDR 時脈訊號,並且是主要的資料來源。Slave 在 Clock Lane 接收時脈訊號,是主要的資料匯入端。資料通訊的主要方向(從資料源到資料滙)稱為正向(Forward)。相反方向的資料通訊則稱為反向傳輸 (Reverse)。只有雙向資料列 (bi-directional Data Lanes) 可以在 Reverse 方向上傳輸。在任何情況下,時脈通道 (Clock Lane) 都會保持在正向 (Forward) 方向,但雙向資料通道 (Data Lane) 可以掉頭,從從屬端 (Slave) 擷取資料。


5.3 高頻時鐘產生


在許多情況下,需要使用 PLL 時鐘倍增器來產生主端 (Master Side) 的高頻時鐘。D-PHY 規格使用一個架構模型,在 PHY 外部有一個獨立的時脈倍增器單元,為 PHY 產生所需的高頻時脈信號。至於這個時脈倍增器單元實際上是否整合在 PHY 內,則由實作人員決定。


5.4 時鐘通道、資料通道和 PHY-Protocol 介面


除了 Lane 模組之外,完整的 Link 還包含 PHY 適配器層 (PHY Adapter Layer),可將所有 Lane、時脈倍增器單元 (Clock Multiplier Unit) 和 PHY 通訊協定介面 (PHY Protocol Interface) 連結在一起。圖 2 顯示一條連線的 PHY 設定範例,該連線有兩條資料線路及一個獨立的時脈倍增器單元。PHY 適配器層雖然是 PHY 的元件,但不在本規格的範圍內。


每個獨立 Lane 的邏輯 PHY-Protocol 介面 (PPI) 包括一組信號,以涵蓋該 Lane 的功能。如圖 2 所示,時脈信號可共用於所有 Lane。時脈倍增器單元的參考時脈和控制信號不在本規格的範圍內。


圖 2 兩資料通道 PHY 設定


5.5 可選擇的車道選項


PHY 組態包含一個時脈通道 (Clock Lane) 和一個或多個資料通道 (Data Lanes)。所有資料通道都必須支援正向的高速傳輸和逃逸模式。


資料車道主要有兩種類型:

  • 雙向 (具備 Turnaround 及部分 Reverse 通訊功能)

  • 單向 (沒有 Turnaround 或任何反向通訊功能)

雙向資料車道應包含下列一種或兩種反向通訊選項:

  • 高速反向資料通訊

  • 低功率反向逃逸模式(包括或不包括 LPDT)

所有車道都應包含向前方向的 ULPS 和觸發器的逃逸模式支援。其他逃逸模式功能是可選的;第 6.6 節描述了所有可能的逃逸模式功能。應用程式應定義所需的其他逃逸模式功能,對於雙向車道,應為每個方向個別選擇逃逸模式功能。

這就產生了許多完整 PHY 配置的選項。自由度為

  • 單一或多重資料通道

  • 雙向和/或單向資料車道(每條車道)

  • 支援的反向通訊類型(每條車道)

  • 逃生模式支援的功能(每條車道的每個方向)

  • 資料傳輸可以使用 8 位元原始資料 (預設) 或使用 8b9b 編碼符號 (請參閱附件 C)

圖 3 是選項選擇過程的流程圖。實際配置範例請參閱第 5.7 節。


圖 3 選項選擇流程圖


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5.6 車道模組類型


車道模組所需的功能取決於車道類型以及車道模組位於車道互連的哪一邊。有三種主要的 Lane 類型:時脈通道、單向資料通道和雙向資料通道。這些 Lane 類型可以建構多種 PHY 配置。有關選擇 Lane 選項的詳細資訊,請參閱圖 3。

圖 4 顯示通用車道模組圖,其中包含 CIL 功能內部功能的全局概觀。此通用模組可用於所有車道類型。控制與介面邏輯」(CIL)功能的需求取決於車道類型和車道側。第 6 節和附件 A 隱含規定了 CIL 功能的內容。實際的實作則留給實作人員。


圖 4 通用車道模組架構


當然,通用車道模組也可能有僅支援特定車道類型所需功能的精簡版本。表 1 中的縮寫標示了這些簡化版本。為了簡化起見,四個識別字元中的任何一個都可以用 X 取代,這表示這可以是任何可用的選項。舉例來說,CIL-MFEN 是單向車道主控端 (Master Side) 的簡化 CIL 功能,僅在正向 (Forward) 具有逃逸模式 (Escape mode) 功能。CIL-SRXX 是用於車道從屬端 (Slave Side) 的 CIL 函式,支援雙向高速通訊和任何允許的逃逸模式子集。

請注意,CIL-XFXN 表示單向連線,而 CIL-XRXX 或 CIL-XXXY 區塊則表示雙向連線。請注意,時鐘通道的正向 'Escape' (ULPS) 項目與資料通道的 Escape 模式項目不同。

表 1 車道類型描述符
 前綴
 車道互連側
Lane Interconnect Side| Lane | | :--- | | Interconnect Side |
 高速性能

支援的前向逃逸模式功能
Forward Direction Escape Mode Features Supported| Forward | | :--- | | Direction Escape Mode Features Supported |

支援的反向 Escape 模式功能 1 1 ^(1){ }^{1}
Reverse Direction Escape Mode Features Supported ^(1)| Reverse | | :--- | | Direction Escape | | Mode Features Supported ${ }^{1}$ |
CIL-

M - 主人 S - 奴隸 X - 無所謂
M - Master S - Slave X - Don't Care| M - Master | | :--- | | S - Slave | | X - Don't Care |

F - 僅正向 R R RR - 反向和正向X - 無所謂 2 2 ^(2){ }^{2}
F - Forward Only R - Reverse and Forward X - Don't Care ^(2)| F - Forward Only | | :--- | | $R$ - Reverse and Forward | | X - Don't Care ${ }^{2}$ |

A - 全部(包括 LPDT) E - 僅限事件觸發器和 ULPS X - 不關心
A - All (including LPDT) E - events Triggers and ULPS Only X - Don't Care| A - All (including LPDT) | | :--- | | E - events Triggers and ULPS Only X - Don't Care |
A - All (including LPDT) E-events - Triggers and ULPS Only N - None Y - Any (A, E, or A and E) X - Don't Care
C-Clock
N - 不適用

N - 不適用
Prefix "Lane Interconnect Side" High-Speed Capabilities "Forward Direction Escape Mode Features Supported" "Reverse Direction Escape Mode Features Supported ^(1)" CIL- "M - Master S - Slave X - Don't Care" "F - Forward Only R - Reverse and Forward X - Don't Care ^(2)" "A - All (including LPDT) E - events Triggers and ULPS Only X - Don't Care" A - All (including LPDT) E-events - Triggers and ULPS Only N - None Y - Any (A, E, or A and E) X - Don't Care C-Clock N - Not Applicable N - Not Applicable| Prefix | Lane <br> Interconnect Side | High-Speed Capabilities | Forward <br> Direction Escape Mode Features Supported | Reverse <br> Direction Escape <br> Mode Features Supported ${ }^{1}$ | | :---: | :---: | :---: | :---: | :---: | | CIL- | M - Master <br> S - Slave <br> X - Don't Care | F - Forward Only <br> $R$ - Reverse and Forward <br> X - Don't Care ${ }^{2}$ | A - All (including LPDT) <br> E - events Triggers and ULPS Only X - Don't Care | ```A - All (including LPDT) E-events - Triggers and ULPS Only N - None Y - Any (A, E, or A and E) X - Don't Care``` | | | | C-Clock | N - Not Applicable | N - Not Applicable |
 請注意:

  1. 「任意 」是一個或多個功能的任意組合。

  2. 僅對資料車道有效,表示「F」或「R」。

建議的 PHY 通訊協定介面包含位元組格式的資料輸入(Data-in)和資料輸出(Data-out)、輸入和/或輸出時鐘訊號以及控制訊號。控制信號包括請求、握手、測試設定和初始化。附件 A 中描述了邏輯內部介面的建議。儘管並非必要,但使用建議的 PPI 可能非常有用。對於 IC 的外部使用,實作可以在相同的引腳上多路複用許多訊號。然而,基於電源效率的理由,PPI 通常是在 IC 內。


5.6.1 單向資料通道


對於單向資料通道,主模組應至少包含一個 HS-TX、一個 LP-TX 和一個 CILMFXN 功能。從站端至少應包含一個 HS-RX、一個 LP-RX 和一個 CIL-SFXN。


5.6.2 雙向資料車道


雙向資料車道模組包含某種形式的反向通訊;高速反向通訊、反向逃逸模式或兩者皆有。所需的功能取決於 Lane 模組中包含何種反向通訊方式。


5.6.2.1 無高速反向通訊的雙向資料通道


不含高速反向通訊的雙向資料通道模組應包含反向逃逸模式。主端通道模組包括 HS-TX、LP-TX、LP-RX、LP-CD 和 CIL-MFXY。從站端包括 HS-RX、LP-RX、LP-TX、LP-CD 和 CIL-SFXY。


5.6.2.2 具備高速反向通訊的雙向資料通道


具有高速反向通訊的雙向資料通道模組應包括反向逃逸模式。主端 Lane 模組包括 HS-TX、HS-RX、LP-TX、LP-RX、LP-CD 和 CILMRXX。從站端包括 HS-RX、HS-TX、LP-RX、LP-TX、LP-CD 和 CIL-SRXX。

此類 Lane 模組看似適用於主端和從端,但由於 Link 的不對稱性,一端必須設定為主端,另一端則為從端。

 5.6.3 時鐘道


對於時鐘線 (Clock Lane),只使用有限的一組線狀態。然而,對於時脈傳輸和低功耗模式,則需要與單向資料通道相同的 TX 和 RX 功能。因此,Master Side 的 Clock Lane 模組包含 HS-TX、LP-TX 和 CIL-MCNN 功能,而 Slave Side 模組則包含 HS-RX、LP-RX 和 CIL-SCNN 功能。


請注意,時脈通道(Clock Lane)所需的功能與單向資料通道(Unidirectional Data Lane)類似,但並不完全相同。高速 DDR 時脈與資料信號以正交相位傳輸,而非同相傳輸。此外,時脈通道的 Escape 模式入口與資料通道所使用的不同。此外,由於 Clock Lane 僅支援 ULPS,因此不需要 Escape mode entry code。

具有適當相位的內部時脈信號在 PHY 外部產生,並傳送到各個 Lanes。時脈產生單元的實現不在本規格的範圍內。內部時脈信號的品質必須足以符合第 10 節規定的信號時序要求。

 5.7 配置


本節概述幾種常見的 PHY 配置,但不應視為所有可能安排的詳盡清單。任何不違反本文件要求的其他配置也是允許的。

為了建立抽象層級,本節以車道模組符號(Lane Module Symbols)來表示車道模組。圖 5 顯示符號的語法和意義。

 這個  其他選項  意義
C1CCCCCCC1

高速資料傳輸的支援方向(雙向或單向)
C1[I-][In][IH]1I-InIH
C1C[I-][I-]1I-I-
 時鐘巷
longleftrightarrow\longleftrightarrow longrightarrow\longrightarrow
Escape 模式支援的方向不包括 LPDT(雙向或僅向前)。
⊮⟶ ⊮⟶ ⊮ longrightarrow\nVdash \longrightarrow ⋙≪ ⋙≪ ⋙≪\ggg \ll

Escape 模式的支援方向,包括 LPDT(雙向、僅正向或僅反向)。
Supported Directions for Escape mode including LPDT (Bi-directional, Forward Only or Reverse Only)| Supported Directions for Escape mode including LPDT | | :--- | | (Bi-directional, Forward Only or Reverse Only) |
rarr\rightarrow larr\leftarrow

時脈方向 (依定義從 Master 到 Slave,必須指向與「Clock Only Lane」箭頭相同的方向)
Clock Direction (by definition from Master to Slave, must point in the same direction as the "Clock Only Lane" arrow)| Clock Direction | | :--- | | (by definition from Master to Slave, must point in the same direction as the "Clock Only Lane" arrow) |

PPI:PHY-通訊協定介面
This Other Options Meaning C1CCCCCCC1 https://cdn.mathpix.com/cropped/2024_12_07_47a3926ad0b042cab51dg-026.jpg?height=93&width=153&top_left_y=1703&top_left_x=792 Supported Directions for High-Speed Data Transmission (Bi-directional or Unidirectional) C1[I-][In][IH]1 C1C[I-][I-]1 Clock Lane longleftrightarrow longrightarrow Supported Directions for Escape mode excluding LPDT (Bi-directional or Forward Only) ⊮ longrightarrow ⋙≪ "Supported Directions for Escape mode including LPDT (Bi-directional, Forward Only or Reverse Only)" rarr larr "Clock Direction (by definition from Master to Slave, must point in the same direction as the "Clock Only Lane" arrow)" https://cdn.mathpix.com/cropped/2024_12_07_47a3926ad0b042cab51dg-026.jpg?height=85&width=86&top_left_y=2267&top_left_x=607 PPI: PHY-Protocol Interface| This | Other Options | Meaning | | :---: | :---: | :---: | | <smiles>C1CCCCCCC1</smiles> | ![](https://cdn.mathpix.com/cropped/2024_12_07_47a3926ad0b042cab51dg-026.jpg?height=93&width=153&top_left_y=1703&top_left_x=792) | Supported Directions for High-Speed Data Transmission (Bi-directional or Unidirectional) | | <smiles>C1[I-][In][IH]1</smiles> | <smiles>C1C[I-][I-]1</smiles> | Clock Lane | | $\longleftrightarrow$ | $\longrightarrow$ | Supported Directions for Escape mode excluding LPDT (Bi-directional or Forward Only) | | $\nVdash \longrightarrow$ | $\ggg \ll$ | Supported Directions for Escape mode including LPDT <br> (Bi-directional, Forward Only or Reverse Only) | | $\rightarrow$ | $\leftarrow$ | Clock Direction <br> (by definition from Master to Slave, must point in the same direction as the "Clock Only Lane" arrow) | | ![](https://cdn.mathpix.com/cropped/2024_12_07_47a3926ad0b042cab51dg-026.jpg?height=85&width=86&top_left_y=2267&top_left_x=607) | | PPI: PHY-Protocol Interface |

圖 5 車道符號巨集與符號圖例

對於多重資料車道,可以有多種不同的配置。圖 6 顯示不同 Lane 類型的符號表示概觀。每個 Lane 種類所提到的縮寫以簡短的方式表示每個模組的功能。這也設定了每個模組內 CIL 功能的需求。


圖 6 所有可能的資料通道類型和基本單向時鐘通道


5.7.1 單向配置


所有單向組態都是由一條時鐘通道 (Clock Lane) 和一條或多條單向資料通道 (Unidirectional Data Lanes) 所構成。可區分為兩種基本配置:單資料通道和多資料通道。為了完整起見,也顯示了 Dual-Simplex 組態。在 PHY 層級,Dual-Simplex 組態與兩個獨立的單向組態之間並無差異。


5.7.1.1 具有單資料通道的 PHY 組態


此組態包括一條時鐘通道 (Clock Lane) 以及一條從主站 (Master) 到從站 (Slave) 的單向資料通道 (Unidirectional Data Lane)。因此,通訊只能在正向進行。圖 7 顯示不含 LPDT 的配置範例。此配置需要四條互連訊號線。


圖 7 單向單資料通道組態


5.7.1.2 具有多重資料通道的 PHY 組態


此配置包括一條時鐘通道 (Clock Lane) 以及多條從 Master 到 Slave 的單向資料通道 (Unidirectional Data Lanes)。頻寬擴展了,但通訊只能在正向進行。PHY 規格並不要求所有資料通道同時啟動。事實上,通訊協定層會個別控制所有資料通道。圖 8 顯示三個資料通道的此配置範例。如果 N 是資料通道的數量,此配置需要 2 ( N + 1 ) 2 ( N + 1 ) 2**(N+1)2 *(\mathrm{~N}+1) 互連線。


圖 8 不含 LPDT 的單向多資料通道組態


5.7.1.3 雙複式(雙向單向車道)


這種情況與兩個獨立 (雙重) 的單向 (單工) Link 相同:每個方向一個。每個方向都有自己的時鐘通道 (Clock Lane),並可能包含單一或多個資料通道 (Data Lanes)。請注意,兩個不同方向的主端(Master)和從端(Slave)是相反的。每個方向的 PHY 設定


方向必須符合 D-PHY 規格。由於兩個方向在概念上是獨立的,因此每個方向的位元速率不一定要匹配。然而,對於實際實作而言,只要兩個連結在外部都符合所有規格,則匹配速率和共用某些內部訊號是很有吸引力的。圖 9 顯示此雙 PHY 配置的範例。


圖 9 雙向使用兩個獨立的單向 PHY,無 LPDT


5.7.2 雙向半雙工配置


雙向組態包含一條時鐘通道 (Clock Lane) 和一條或多條雙向資料通道 (Data Lane)。半雙工操作可在共用的互連線路上實現雙向通訊。與 Dual-Simplex 配置相比,此配置可節省連接線。不過,連線上的時間是由正向與反向流量以及連線轉換所共用。根據定義,反向的高速位元速率是正向位元速率的四分之一。LPDT 可以在正向和反向具有相似的速率。此配置特別適用於資料流量不對稱的情況。


5.7.2.1 具有單一資料通道的 PHY 配置


此配置包括一條時鐘通道(Clock Lane)和一條任何類型的雙向資料通道(Data Lane)。這允許正向和反向的時間多工資料通訊。圖 10 顯示此配置的資料通道同時支援雙向的 High-Speed 和 Escape (不含 LPDT) 通訊。其他的可能性是只支援一種反向通訊,或在一個或兩個方向也包含 LPDT。所有這些配置都需要四條互連線。


圖 10 雙向單資料通道組態


5.7.2.2 具有多重資料通道的 PHY 組態


此組態包括一條時鐘通道(Clock Lane)和多條雙向資料通道(Data Lane)。每個單獨的 Lane 都可以正向和反向進行通訊。最大可用頻寬會隨著每個方向的 Lane 數量而增加。PHY 規格並不要求所有資料通道同時啟動,甚至不要求在同一方向上操作。事實上,通訊協定層會個別控制所有資料通道。圖 11 顯示兩個資料通道的配置範例。如果 N 是資料通道的數量,此配置需要 2 ( N + 1 ) 2 ( N + 1 ) 2**(N+1)2 *(\mathrm{~N}+1) 互連線。


圖 11 雙向多資料通道組態


5.7.3 混合資料車道配置


PHY 配置可以結合不同的單向和雙向資料通道類型,而不是只使用一種資料通道類型。圖 12 顯示一個配置範例,其中有一個雙向和一個單向資料通道,兩者都沒有 LPDT。


圖 12 混合型多資料通道組態

 6 全球營運


本節說明 D-PHY 的操作,包括信令類型、通訊機制、操作模式和編碼方案。所需電子功能的詳細規格請參閱第 9 節。


6.1 傳輸資料結構


在高速或低功耗傳輸期間,連線會將通訊協定層提供的有效負載資料傳輸至連線的另一端。本節規定了傳輸和接收有效負載資料的限制。

 6.1.1 資料單位


最小有效負載資料單位應為一個位元組。在任何 Lane 上提供給 TX 並從 RX 取得的資料必須是整數位元組。此限制適用於任何方向的高速和低功耗資料傳輸。


6.1.2 位元順序、序列化與去序列化


對於序列傳輸,資料應在傳送的 PHY 中序列化,並在接收的 PHY 中解序列化。PHY 不承認傳入和傳出資料的特定意義、值或順序。


6.1.3 編碼與解碼


本規格不要求行編碼。但是,如果使用線路編碼,則應根據附件 C 實施。

 6.1.4 資料緩衝


資料傳輸根據通訊協定要求進行。只要通訊開始,傳輸端的通訊協定層只要不停止其傳輸要求,就應提供有效的資料。對於使用線路編碼的 Lanes,也可以在傳輸中插入控制符號。接收端的通訊協定應在接收 PHY 傳送資料時立即接收資料。信令概念以及 PHY 通訊協定握手並不允許資料節流。為此目的的任何資料緩衝都應在通訊協定層內進行。


6.2 車道狀態和線路層級


傳送器功能透過驅動特定的線路電平來決定 Lane 狀態。在正常操作期間,HS-TX 或 LP-TX 會驅動一個 Lane。HS-TX 始終以差分方式驅動 Lane。兩個 LPTX 則獨立單端驅動一 Lane 的兩條 Line。這導致兩種可能的高速 Lane 狀態和四種可能的低功耗 Lane 狀態。高速 Lane 狀態為 Differential-0 和 Differential-1。低功耗 Lane 狀態的解釋取決於操作模式。LP 接收器應始終將兩個高速差分狀態解釋為 LP-00。
 州法  線路電壓等級  高速  低功耗
Dp-Line Dn-Line  連拍模式  控制模式  逃離模式
HS-0  HS 低  HS 高  差分-0  不適用,註 1  不適用,註 1
HS-1  HS 高  HS 低  差分-1  不適用,註 1  不適用,註 1
LP-00  LP 低  LP 低  不適用  橋樑  空間
LP-01  LP 低  LP 高  不適用 HS-Rqst Mark-0
LP-10  LP 高  LP 低  不適用 LP-Rqst Mark-1
LP-11  LP 高  LP 高  不適用  停止  不適用,附註 2
State Code Line Voltage Levels High-Speed Low-Power Dp-Line Dn-Line Burst Mode Control Mode Escape Mode HS-0 HS Low HS High Differential-0 N/A, Note 1 N/A, Note 1 HS-1 HS High HS Low Differential-1 N/A, Note 1 N/A, Note 1 LP-00 LP Low LP Low N/A Bridge Space LP-01 LP Low LP High N/A HS-Rqst Mark-0 LP-10 LP High LP Low N/A LP-Rqst Mark-1 LP-11 LP High LP High N/A Stop N/A, Note 2| State Code | Line Voltage Levels | | High-Speed | | Low-Power | | :--- | :--- | :--- | :--- | :--- | :--- | | | Dp-Line | Dn-Line | Burst Mode | Control Mode | Escape Mode | | HS-0 | HS Low | HS High | Differential-0 | N/A, Note 1 | N/A, Note 1 | | HS-1 | HS High | HS Low | Differential-1 | N/A, Note 1 | N/A, Note 1 | | LP-00 | LP Low | LP Low | N/A | Bridge | Space | | LP-01 | LP Low | LP High | N/A | HS-Rqst | Mark-0 | | LP-10 | LP High | LP Low | N/A | LP-Rqst | Mark-1 | | LP-11 | LP High | LP High | N/A | Stop | N/A, Note 2 |
 請注意:

  1. 在高速傳輸期間,低功率接收器會觀察線路上的 LP-00。

  2. 如果在 Escape(逃逸)模式下發生 LP-11,車道會回到 Stop(停止)狀態(控制模式 LP-11)。


6.3 操作模式:控制、高速和逃逸


在正常操作期間,資料通道會處於控制模式或高速模式。高速資料傳輸以連續傳輸的方式進行,並從停止狀態 (LP-11) 開始及結束,而停止狀態的定義就是控制模式。Lane 僅在資料傳輸期間處於 High-Speed(高速)模式。進入高速模式的順序為LP-11、LP-01、LP-00,此時資料列會保持在高速模式,直到收到 LP-11。逃逸模式只能透過控制模式內的請求進入。在偵測到停止狀態後,資料傳輸線應永遠退出 Escape 模式並返回 Control(控制)模式。如果不在高速模式或 Escape 模式中,資料通道應保持在控制模式中。對於資料巷和時鐘巷,停止狀態可作為一般待機狀態,並可持續一段時間 > T LPx > T LPx  > T_("LPx ")>T_{\text {LPx }} 。從 Stop 狀態開始的可能事件為高速資料傳輸請求 (LP-11、LP-01、LP-00)、逃逸模式請求 (LP-11、LP-10、LP-00、LP-01、LP-00) 或 Turnaround 請求 (LP-11、LP-10、LP-00、LP-10、LP-00)。


6.4 高速資料傳輸


高速資料傳輸以突發方式進行。為了協助接收器同步,資料連續傳輸應在傳輸端以領先序列(leader)和尾隨序列(trailer)進行延伸,並應在接收器端消除。因此,只能在傳輸線上觀察到這些前導序列和後導序列。

傳輸從停止狀態開始並結束。在突發之間的中間時間內,資料通道應保持在停止狀態,除非在該通道上提出了 Turnaround 或 Escape 請求。在 HS 資料連續傳輸期間,時脈通道應處於高速模式,提供 DDR 時脈給從屬端。


6.4.1 突發有效載荷資料


連發的有效負載資料必須始終表示有效負載資料位元組的整數,最小長度為一個位元組。請注意,對於短猝發(burst)而言,開始(Start)和結束(End)開銷消耗的時間遠遠超過實際傳輸有效負載資料的時間。PHY 沒有暗示最大位元組數。然而,在 PHY 中,HS 數據猝發期間沒有自主的錯誤恢復方式,實際的 BER 不會是零。因此,重要的是要考慮每個通訊協定的最大猝發長度的最佳選擇。


6.4.2 開始傳輸


在傳輸請求之後,資料通道會離開停止狀態,並透過傳輸開始 (SoT) 程序準備進入高速模式。表 3 描述 TX 和 RX 端的事件順序。

表 3 傳輸開始順序
 TX 側  RX 側

驅動器停止狀態 (LP-11)
 觀察停止狀態

驅動時間 TLPX 的 HS-Rqst 狀態 (LP-01)

觀察線路從 LP-11 到 LP-01 的過渡情況
Observes transition from LP-11 to LP-01 on the Lines| Observes transition from LP-11 to LP-01 on the | | :--- | | Lines |

驅動電橋狀態 (LP-00) 的時間 THS-PREPARE

觀察線路從 LP-01 到 LP-00 的轉換,在 TD-TERM-EN 時間後啟用線路終止。
Observes transition form LP-01 to LP-00 on the Lines, enables Line Termination after time TD-TERM-EN| Observes transition form LP-01 to LP-00 on the | | :--- | | Lines, enables Line Termination after time TD-TERM-EN |

同時啟用高速驅動程式和停用低功耗驅動程式。
Enables High-Speed driver and disables Low-Power drivers simultaneously.| Enables High-Speed driver and disables Low-Power | | :--- | | drivers simultaneously. |

啟用 HS-RX,並等待計時器 THS-SETTLE 過期,以忽略轉換效應
Enables HS-RX and waits for timer THS-SETTLE to expire in order to neglect transition effects| Enables HS-RX and waits for timer THS-SETTLE to | | :--- | | expire in order to neglect transition effects |

驅動 HS-0 一段時間 THS-ZERO

開始尋找領袖序列

識別到領導序列 'O11101' 時進行同步
Synchronizes upon recognition of Leader Sequence 'O11101'| Synchronizes upon recognition of Leader Sequence | | :--- | | 'O11101' |

在時鐘上升沿
TX Side RX Side Drives Stop state (LP-11) Observes Stop state Drives HS-Rqst state (LP-01) for time TLPX "Observes transition from LP-11 to LP-01 on the Lines" Drives Bridge state (LP-00) for time THS-PREPARE "Observes transition form LP-01 to LP-00 on the Lines, enables Line Termination after time TD-TERM-EN" "Enables High-Speed driver and disables Low-Power drivers simultaneously." "Enables HS-RX and waits for timer THS-SETTLE to expire in order to neglect transition effects" Drives HS-0 for a time THS-ZERO Starts looking for Leader-Sequence "Synchronizes upon recognition of Leader Sequence 'O11101'" on a rising Clock edge | TX Side | RX Side | | :--- | :--- | | Drives Stop state (LP-11) | Observes Stop state | | Drives HS-Rqst state (LP-01) for time TLPX | Observes transition from LP-11 to LP-01 on the <br> Lines | | Drives Bridge state (LP-00) for time THS-PREPARE | Observes transition form LP-01 to LP-00 on the <br> Lines, enables Line Termination after time TD-TERM-EN | | Enables High-Speed driver and disables Low-Power <br> drivers simultaneously. | Enables HS-RX and waits for timer THS-SETTLE to <br> expire in order to neglect transition effects | | Drives HS-0 for a time THS-ZERO | Starts looking for Leader-Sequence | | | Synchronizes upon recognition of Leader Sequence <br> 'O11101' | | on a rising Clock edge | |

 保留所有權利。


6.4.3 傳輸結束

 TX 側  RX 側

完成傳輸有效載荷資料
 接收有效負載資料

在最後一個有效負載資料位元之後立即切換差動狀態,並將該狀態維持一段時間 THS-TRAIL
Toggles differential state immediately after last payload data bit and keeps that state for a time THS-TRAIL| Toggles differential state immediately after last | | :--- | | payload data bit and keeps that state for a time | | THS-TRAIL |

停用 HS-TX,啟用 LP-TX,並驅動停止狀態 (LP-11) 一段時間 THS-EXIT
Disables the HS-TX, enables the LP-TX, and drives Stop state (LP-11) for a time THS-EXIT| Disables the HS-TX, enables the LP-TX, and drives | | :--- | | Stop state (LP-11) for a time THS-EXIT |

偵測線路離開 LP-00 狀態並進入 Stop 狀態 (LP-11) 且停用 Termination。
Detects the Lines leaving LP-00 state and entering Stop state (LP-11) and disables Termination| Detects the Lines leaving LP-00 state and entering | | :--- | | Stop state (LP-11) and disables Termination |

忽略最後一期 THS-SKIP 的位元,以隱藏轉換效果
Neglect bits of last period THS-SKIP to hide transition effects| Neglect bits of last period THS-SKIP to hide transition | | :--- | | effects |

偵測有效資料的最後一次轉換,決定最後有效的資料位元組,並跳過預告序列
Detect last transition in valid Data, determine last valid Data byte and skip trailer sequence| Detect last transition in valid Data, determine last | | :--- | | valid Data byte and skip trailer sequence |
TX Side RX Side Completes Transmission of payload data Receives payload data "Toggles differential state immediately after last payload data bit and keeps that state for a time THS-TRAIL" "Disables the HS-TX, enables the LP-TX, and drives Stop state (LP-11) for a time THS-EXIT" "Detects the Lines leaving LP-00 state and entering Stop state (LP-11) and disables Termination" "Neglect bits of last period THS-SKIP to hide transition effects" "Detect last transition in valid Data, determine last valid Data byte and skip trailer sequence"| TX Side | RX Side | | :--- | :--- | | Completes Transmission of payload data | Receives payload data | | Toggles differential state immediately after last <br> payload data bit and keeps that state for a time <br> THS-TRAIL | | | Disables the HS-TX, enables the LP-TX, and drives <br> Stop state (LP-11) for a time THS-EXIT | Detects the Lines leaving LP-00 state and entering <br> Stop state (LP-11) and disables Termination | | | Neglect bits of last period THS-SKIP to hide transition <br> effects | | | Detect last transition in valid Data, determine last <br> valid Data byte and skip trailer sequence |


6.4.4 HS 資料傳輸突波


在資料串結束時,資料巷會離開高速傳輸模式,並透過傳輸結束 (EoT) 程序進入停止狀態。表 4 顯示 EoT 程序期間可能發生的事件順序。請注意,EoT 處理可由通訊協定或 D-PHY 處理。

表 4 傳輸結束順序

圖 14 顯示傳輸 Data Burst 時的事件順序。任何 Lane 的傳輸都可以由通訊協定獨立開始和結束。然而,對大多數應用而言,Lane 會同步開始,但由於每個 Lane 的傳輸位元組數量不等,因此可能會在不同時間結束。附件 A 中描述了與通訊協定層的握手。


圖 14 以脈衝方式進行高速資料傳輸


圖 15 顯示了高速資料傳輸的狀態機,該狀態機在表 5 中有所描述。


圖 15 高速資料傳輸的 TX 和 RX 狀態機器


表 5 高速資料傳輸狀態機說明
 國家
 線狀態/狀態
Line Condition/State| Line | | :---: | | Condition/State |
 退出狀態  退出條件
 TX 停止  傳輸 LP-11 TX-HS-Rqst

應高速傳輸協定的要求
On request of Protocol for High-Speed Transmission| On request of Protocol for High-Speed | | :--- | | Transmission |
TX-HS-Rqst  傳輸 LP-01 TX-HS-Prpr
定時間隔結束 TLPX
TX-HS-Prpr  傳輸 LP-00 TX-HS-Go
計時間結束 THS-PREPARE
TX-HS-Go  傳輸 HS-0 TX-HS-Sync
定時間隔結束 THS-zERO
TX-HS-Sync

傳輸順序 HS-00011101
Transmit sequence HS-00011101| Transmit | | :--- | | sequence | | HS-00011101 |
TX-HS-0
同步序列之後,如果第一個有效負載資料位元為 0
TX-HS-1
同步序列之後,如果第一個有效負載資料位元為 1
TX-HS-0  傳輸 HS-0 TX-HS-0
在 HS-0 位元之後傳送另一個 HS-0 位元
TX-HS-1
在 HS-0 位元後傳送 HS-1 位元
TX-HS-1  傳輸 HS-1 TX-HS-0
在 HS-0 位元後傳送 HS-1 位元
TX-HS-1
在 HS-1 位元後再傳送另一個 HS-1 位元
Trail-HS-0
最後一個有效負載位元是 HS-1,拖車序列是 HS-0
Trail-HS-0  傳輸 HS-0  TX 停止
定時間隔結束 THS-TRAlL
Trail-HS-1  傳輸 HS-1  TX 停止
定時間隔結束 THS-TRAlL
RX-Stop  接收 LP-11 RX-HS-Rqst
線路轉換至 LP-01
RX- HS-Rqst  接收 LP-01 RX-HS-Prpr
線路轉換至 LP-00
State "Line Condition/State" Exit State Exit Conditions TX-Stop Transmit LP-11 TX-HS-Rqst "On request of Protocol for High-Speed Transmission" TX-HS-Rqst Transmit LP-01 TX-HS-Prpr End of timed interval TLPX TX-HS-Prpr Transmit LP-00 TX-HS-Go End of timed interval THS-PREPARE TX-HS-Go Transmit HS-0 TX-HS-Sync End of timed interval THS-zERO TX-HS-Sync "Transmit sequence HS-00011101" TX-HS-0 After Sync sequence if first payload data bit is 0 TX-HS-1 After Sync sequence if first payload data bit is 1 TX-HS-0 Transmit HS-0 TX-HS-0 Send another HS-0 bit after a HS-0 bit TX-HS-1 Send a HS-1 bit after a HS-0 bit TX-HS-1 Transmit HS-1 TX-HS-0 Send a HS-1 bit after a HS-0 bit TX-HS-1 Send another HS-1 bit after a HS-1 Trail-HS-0 Last payload bit is HS-1, trailer sequence is HS-0 Trail-HS-0 Transmit HS-0 TX-Stop End of timed interval THS-TRAlL Trail-HS-1 Transmit HS-1 TX-Stop End of timed interval THS-TRAlL RX-Stop Receive LP-11 RX-HS-Rqst Line transition to LP-01 RX- HS-Rqst Receive LP-01 RX-HS-Prpr Line transition to LP-00| State | Line <br> Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | TX-Stop | Transmit LP-11 | TX-HS-Rqst | On request of Protocol for High-Speed <br> Transmission | | TX-HS-Rqst | Transmit LP-01 | TX-HS-Prpr | End of timed interval TLPX | | TX-HS-Prpr | Transmit LP-00 | TX-HS-Go | End of timed interval THS-PREPARE | | TX-HS-Go | Transmit HS-0 | TX-HS-Sync | End of timed interval THS-zERO | | TX-HS-Sync | Transmit <br> sequence <br> HS-00011101 | TX-HS-0 | After Sync sequence if first payload data bit is 0 | | | | TX-HS-1 | After Sync sequence if first payload data bit is 1 | | TX-HS-0 | Transmit HS-0 | TX-HS-0 | Send another HS-0 bit after a HS-0 bit | | | | TX-HS-1 | Send a HS-1 bit after a HS-0 bit | | TX-HS-1 | Transmit HS-1 | TX-HS-0 | Send a HS-1 bit after a HS-0 bit | | | | TX-HS-1 | Send another HS-1 bit after a HS-1 | | | | Trail-HS-0 | Last payload bit is HS-1, trailer sequence is HS-0 | | Trail-HS-0 | Transmit HS-0 | TX-Stop | End of timed interval THS-TRAlL | | Trail-HS-1 | Transmit HS-1 | TX-Stop | End of timed interval THS-TRAlL | | RX-Stop | Receive LP-11 | RX-HS-Rqst | Line transition to LP-01 | | RX- HS-Rqst | Receive LP-01 | RX-HS-Prpr | Line transition to LP-00 |
 國家
 線狀態/狀態
Line Condition/State| Line | | :---: | | Condition/State |
 退出狀態  退出條件
RX-HS- Prpr  接收 LP-00 RX-HS-Term
定時間隔結束 TD-TERM-EN
RX-HS-Term  接收 LP-00 RX-HS-Sync
定時間隔結束 THS-SETTLE
RX-HS-Sync

接收 HS 序列 ...00000011101
Receive HS sequence ...00000011101| Receive HS | | :--- | | sequence | | ...00000011101 |
RX-HS-0

為 HS 串流中的同步序列找到適當的匹配(若未使用偏斜校正功能,則允許任何單一位元錯誤),下列位元為有效負載資料。
Proper match found (any single bit error allowed if deskew calibration feature is not used) for Sync sequence in HS stream, the following bits are payload data.| Proper match found (any single bit error allowed if | | :--- | | deskew calibration feature is not used) for Sync | | sequence in HS stream, the following bits are | | payload data. |
RX-HS-1
RX-HS-0  接收 HS-0 RX-HS-0
接收有效負載資料位元或拖曳位元
RX-HS-1
RX-HS-1  接收 HS-1 RX-HS-0
接收有效負載資料位元或拖曳位元
RX-HS-1
RX-Stop
線路轉換至 LP-11
State "Line Condition/State" Exit State Exit Conditions RX-HS- Prpr Receive LP-00 RX-HS-Term End of timed interval TD-TERM-EN RX-HS-Term Receive LP-00 RX-HS-Sync End of timed interval THS-SETTLE RX-HS-Sync "Receive HS sequence ...00000011101" RX-HS-0 "Proper match found (any single bit error allowed if deskew calibration feature is not used) for Sync sequence in HS stream, the following bits are payload data." RX-HS-1 RX-HS-0 Receive HS-0 RX-HS-0 Receive payload data bit or trailer bit RX-HS-1 RX-HS-1 Receive HS-1 RX-HS-0 Receive payload data bit or trailer bit RX-HS-1 RX-Stop Line transition to LP-11| State | Line <br> Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | RX-HS- Prpr | Receive LP-00 | RX-HS-Term | End of timed interval TD-TERM-EN | | RX-HS-Term | Receive LP-00 | RX-HS-Sync | End of timed interval THS-SETTLE | | RX-HS-Sync | Receive HS <br> sequence <br> ...00000011101 | RX-HS-0 | Proper match found (any single bit error allowed if <br> deskew calibration feature is not used) for Sync <br> sequence in HS stream, the following bits are <br> payload data. | | | | RX-HS-1 | | | RX-HS-0 | Receive HS-0 | RX-HS-0 | Receive payload data bit or trailer bit | | | | RX-HS-1 | | | RX-HS-1 | Receive HS-1 | RX-HS-0 | Receive payload data bit or trailer bit | | | | RX-HS-1 | | | | | RX-Stop | Line transition to LP-11 |
 請注意:

停止狀態(TX-Stop、RX-Stop)有多個有效的離開狀態。


6.5 雙向資料車道轉彎


雙向資料通道(Data Lane)的傳輸方向可透過 Link Turnaround 程序進行交換。此程序允許以目前方向的相反方向傳輸資訊。無論是從正向(Forward)改為逆向(Reverse),或是從逆向(Reverse)改為正向(Forward),程序都是一樣的。請注意,Turnaround 不會改變主端和從端。Link Turnaround 應該完全在控制模式中處理。表 6 列出了 Turnaround 期間的事件順序。

表 6 連線轉換順序

初始 TX 端 = 最終 RX 端

初始 RX 端 = 最終 TX 端

驅動器停止狀態 (LP-11)
 觀察停止狀態

驅動 LP-Rqst 狀態 (LP-10) 一段時間 TLPX

觀察從 LP-11 到 LP-10 狀態的轉換

驅動橋接狀態 (LP-00) 一段時間 T TPX

觀察從 LP-10 到 LP-00 狀態的轉換

驅動 LP-10 一段時間 T TPX

觀察從 LP-00 到 LP-10 狀態的轉換

驅動電橋狀態 (LP-00) 一段時間 TTA-GO

觀察從 LP-10 到 Bridge 狀態的轉換,並等待 TAA-SURE 時間。當這個超時正確完成後,這一方就知道它在控制中。
Observes the transition from LP-10 to Bridge state and waits for a time TAA-SURE. After correct completion of this time-out this side knows it is in control.| Observes the transition from LP-10 to Bridge state | | :--- | | and waits for a time TAA-SURE. After correct | | completion of this time-out this side knows it is in | | control. |

停止驅動線路,並使用 LP-RX 觀察線路狀態,以查看確認。
Stops driving the Lines and observes the Line states with its LP-RX in order to see an acknowledgement.| Stops driving the Lines and observes the Line states | | :--- | | with its LP-RX in order to see an acknowledgement. |

驅動電橋狀態 (LP-00) 一段時間 TTA-GET

驅動 LP-10 一段時間 TLPX

觀察線路上的 LP-10,將此解釋為對方確實已取得控制權。等待 Stop 狀態完成 Turnaround 程序。
Observes LP-10 on the Lines, interprets this as acknowledge that the other side has indeed taken control. Waits for Stop state to complete Turnaround procedure.| Observes LP-10 on the Lines, interprets this as | | :--- | | acknowledge that the other side has indeed taken | | control. Waits for Stop state to complete Turnaround | | procedure. |
Initial TX Side = Final RX Side Initial RX Side = Final TX Side Drives Stop state (LP-11) Observes Stop state Drives LP-Rqst state (LP-10) for a time TLPX Observes transition from LP-11 to LP-10 states Drives Bridge state (LP-00) for a time T TPX Observes transition from LP-10 to LP-00 states Drives LP-10 for a time T TPX Observes transition from LP-00 to LP-10 states Drives Bridge state (LP-00) for a time TTA-GO "Observes the transition from LP-10 to Bridge state and waits for a time TAA-SURE. After correct completion of this time-out this side knows it is in control." "Stops driving the Lines and observes the Line states with its LP-RX in order to see an acknowledgement." Drives Bridge state (LP-00) for a period TTA-GET Drives LP-10 for a period TLPX "Observes LP-10 on the Lines, interprets this as acknowledge that the other side has indeed taken control. Waits for Stop state to complete Turnaround procedure." | Initial TX Side = Final RX Side | Initial RX Side = Final TX Side | | :--- | :--- | | Drives Stop state (LP-11) | Observes Stop state | | Drives LP-Rqst state (LP-10) for a time TLPX | Observes transition from LP-11 to LP-10 states | | Drives Bridge state (LP-00) for a time T TPX | Observes transition from LP-10 to LP-00 states | | Drives LP-10 for a time T TPX | Observes transition from LP-00 to LP-10 states | | Drives Bridge state (LP-00) for a time TTA-GO | Observes the transition from LP-10 to Bridge state <br> and waits for a time TAA-SURE. After correct <br> completion of this time-out this side knows it is in <br> control. | | Stops driving the Lines and observes the Line states <br> with its LP-RX in order to see an acknowledgement. | Drives Bridge state (LP-00) for a period TTA-GET | | | Drives LP-10 for a period TLPX | | Observes LP-10 on the Lines, interprets this as <br> acknowledge that the other side has indeed taken <br> control. Waits for Stop state to complete Turnaround <br> procedure. | |

初始 TX 端 = 最終 RX 端

初始 RX 端 = 最終 TX 端

觀察轉換至停止狀態 (LP-11) 上的

行,將此解釋為 Turnaround 完成

確認,切換到正常的 LP 接收

模式,並等待其他
 旁邊
Initial TX Side = Final RX Side Initial RX Side = Final TX Side Observes transition to Stop state (LP-11) on the Lines, interprets this as Turnaround completion acknowledgement, switches to normal LP receive mode and waits for further actions from the other side | Initial TX Side = Final RX Side | Initial RX Side = Final TX Side | | :--- | :--- | | Observes transition to Stop state (LP-11) on the | | | Lines, interprets this as Turnaround completion | | | acknowledgement, switches to normal LP receive | | | mode and waits for further actions from the other | | | side | |

圖 16 以圖形顯示 Turnaround 程序。


圖 16 翻轉程序


連線兩端的低功耗時脈時序不一定要相同,也可以不同。但是,低功耗狀態週期 T LPX T LPX  T_("LPX ")\mathrm{T}_{\text {LPX }} 之間的比率受到限制,以確保正確的 Turnaround 行為。有關 T LPX(MASTER) T LPX(MASTER)  T_("LPX(MASTER) ")\mathrm{T}_{\text {LPX(MASTER) }} T LPX(SLAVE) T LPX(SLAVE)  T_("LPX(SLAVE) ")\mathrm{T}_{\text {LPX(SLAVE) }} 的比率,請參閱表 14。


如果車道尚未駛入 TX-LP-Yield,則可以藉由驅動停止狀態中斷掉頭程序。驅動 Stop 狀態會中止 Turnaround 程序,並將 Lane 回復到 Stop 狀態。PHY 應確保在 TX-TA-Rqst、RX-TA-Rqst 或 TX-TA-GO 結束後程序不會中斷。一旦 PHY 驅動 TX-LP-Yield,就不得中止 Turnaround 程序。如果通訊協定確定因 Turnaround 程序未在特定時間內完成而發生錯誤,則可採取適當的行動。詳情請參閱第 7.3.5 節。圖 17 顯示了表 7 所描述的 Turnaround 狀態機。


註: 水平對齊的狀態會同時出現。

圖 17 週轉狀態機


表 7 轉換狀態機描述
 國家
 線狀態/狀態
Line Condition/State| Line | | :---: | | Condition/State |
 退出狀態  退出條件
 任何 RX 狀態  任何收到 RX-Stop
在線上觀察 LP-11
 TX 停止  傳輸 LP-11 TX-LP-Rqst
依據《轉彎規約》的要求
TX-LP-Rqst  傳輸 LP-10 TX-LP-Yield
定時間隔結束 TLPX
TX-LP-Yield  傳輸 LP-00 TX-TA-Rqst
定時間隔結束 TLPX
TX-TA-Rqst  傳輸 LP-10 TX-TA-Go
定時間隔結束 TLPX
TX-TA-Go  傳輸 LP-00 RX-TA-Look
計時間結束 TTA-GO
RX-TA-Look  接收 LP-00 RX-TA-Ack
線路轉換至 LP-10
RX-TA-Ack  接收 LP-10 RX-Stop
線路轉換至 LP-11
RX-Stop  接收 LP-11 RX-LP-Rqst
線路轉換至 LP-10
RX-LP-Rqst  接收 LP-10 RX-LP-Yield
線路轉換至 LP-00
RX-LP-Yield  接收 LP-00 RX-TA-Rqst
線路轉換至 LP-10
RX-TA-Rqst  接收 LP-10 RX-TA-Wait
線路轉換至 LP-00
RX-TA-Wait  接收 LP-00 TX-TA-Get
計時間結束 TTA-SURE
TX-TA-Get  傳輸 LP-00 TX-TA-Ack
計時間結束 TTA-GET
TX-TA-Ack Transit LP-10  TX 停止
定時間隔結束 TLPX
State "Line Condition/State" Exit State Exit Conditions Any RX state Any Received RX-Stop Observe LP-11 at Lines TX-Stop Transmit LP-11 TX-LP-Rqst On request of Protocol for Turnaround TX-LP-Rqst Transmit LP-10 TX-LP-Yield End of timed interval TLPX TX-LP-Yield Transmit LP-00 TX-TA-Rqst End of timed interval TLPX TX-TA-Rqst Transmit LP-10 TX-TA-Go End of timed interval TLPX TX-TA-Go Transmit LP-00 RX-TA-Look End of timed interval TTA-GO RX-TA-Look Receive LP-00 RX-TA-Ack Line transition to LP-10 RX-TA-Ack Receive LP-10 RX-Stop Line transition to LP-11 RX-Stop Receive LP-11 RX-LP-Rqst Line transition to LP-10 RX-LP-Rqst Receive LP-10 RX-LP-Yield Line transition to LP-00 RX-LP-Yield Receive LP-00 RX-TA-Rqst Line transition to LP-10 RX-TA-Rqst Receive LP-10 RX-TA-Wait Line transition to LP-00 RX-TA-Wait Receive LP-00 TX-TA-Get End of timed interval TTA-SURE TX-TA-Get Transmit LP-00 TX-TA-Ack End of timed interval TTA-GET TX-TA-Ack Transit LP-10 TX-Stop End of timed interval TLPX| State | Line <br> Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | Any RX state | Any Received | RX-Stop | Observe LP-11 at Lines | | TX-Stop | Transmit LP-11 | TX-LP-Rqst | On request of Protocol for Turnaround | | TX-LP-Rqst | Transmit LP-10 | TX-LP-Yield | End of timed interval TLPX | | TX-LP-Yield | Transmit LP-00 | TX-TA-Rqst | End of timed interval TLPX | | TX-TA-Rqst | Transmit LP-10 | TX-TA-Go | End of timed interval TLPX | | TX-TA-Go | Transmit LP-00 | RX-TA-Look | End of timed interval TTA-GO | | RX-TA-Look | Receive LP-00 | RX-TA-Ack | Line transition to LP-10 | | RX-TA-Ack | Receive LP-10 | RX-Stop | Line transition to LP-11 | | RX-Stop | Receive LP-11 | RX-LP-Rqst | Line transition to LP-10 | | RX-LP-Rqst | Receive LP-10 | RX-LP-Yield | Line transition to LP-00 | | RX-LP-Yield | Receive LP-00 | RX-TA-Rqst | Line transition to LP-10 | | RX-TA-Rqst | Receive LP-10 | RX-TA-Wait | Line transition to LP-00 | | RX-TA-Wait | Receive LP-00 | TX-TA-Get | End of timed interval TTA-SURE | | TX-TA-Get | Transmit LP-00 | TX-TA-Ack | End of timed interval TTA-GET | | TX-TA-Ack | Transit LP-10 | TX-Stop | End of timed interval TLPX |

 請注意:


在 RX-TA-Look 期間,協定可能會導致 PHY 轉換至 TX-Stop。


在高速資料傳輸期間,停止狀態(TX-Stop、RX-Stop)有多個有效的離開狀態。

 6.6 逃脫模式


Escape mode(逃逸模式)是數據通道使用低功耗狀態的一種特殊操作模式。在此模式下,一些額外的功能變得可用。在正向(Forward direction)中應支援逃逸模式操作,在反向(Reverse direction)中則為選擇性操作。如果支援,逃逸模式不一定要包含所有可用的功能。

資料車道應透過逃逸模式進入程序 (LP-11、LP-10、LP-00、LP-01、LP-00) 進入逃逸模式。一旦在線路上觀察到最終橋接狀態 (LP-00),車道即應在空間狀態 (LP-00) 下進入逃逸模式。如果在最終橋接狀態 (LP-00) 之前的任何時間偵測到 LP-11,則 Escape mode Entry(逃逸模式進入)程序應中止,接收端應等待或返回 Stop(停止)狀態。

對於資料通道(Data Lanes),一旦進入 Escape(逃離)模式,發射器應傳送 8 位元進入指令,以指示所要求的動作。表 8 列出了目前所有可用的 Escape 模式命令和操作。所有未指定的命令都保留給未來擴充使用。


停止狀態必須用於退出 Escape(逃逸)模式,且由於 Spaced-One-Hot 編碼的關係,因此無法在 Escape(逃逸)模式運作期間發生。Stop 狀態會立即將 Lane 回復到 Control(控制)模式。如果進入命令不符合支援的命令,則應忽略該特定 Escape 模式動作,接收端等待直到傳送端回到 Stop 狀態。

Escape 模式中的 PHY 應用 Spaced-One-Hot 位元編碼來進行非同步通訊。因此,在此模式下資料通道的操作並不取決於時脈通道。Trigger-Reset 指令的完整 Escape 模式動作如圖 18 所示。


圖 18 Escape 模式中的觸發-重置指令


Spaced-One-Hot 編碼是指每個 Mark 狀態與 Space 狀態交錯。因此,每個符號由兩部分組成:一個 One-Hot 階段(Mark-0 或 Mark-1)和一個 Space 階段。TX 應發送 Mark-0 之後的 Space 來傳送「零位元」,並應發送 Mark-1 之後的 Space 來傳送「一位元」。沒有跟隨空格的 Mark 不代表一個位元。在以 Stop 狀態離開 Escape 模式之前的最後一個階段應該是 Mark-1 狀態,由於它後面沒有 Space 狀態,所以不屬於通訊位元的一部分。時脈(Clock)可透過一個 exclusive-OR 函數從兩個 Line 訊號 Dp 和 Dn 得到。每個獨立 LP 狀態週期的長度至少應為 T LPX,MIN T LPX,MIN  T_("LPX,MIN ")\mathrm{T}_{\text {LPX,MIN }}
 逃生模式動作  指令類型

輸入指令樣式(傳送的第一個位元到傳送的最後一個位元)
Entry Command Pattern (first bit transmitted to last bit transmitted)| Entry Command Pattern (first | | :---: | | bit transmitted to last bit | | transmitted) |

低功耗資料傳輸
 模式 11100001
 超低功耗狀態  模式 00011110
 未定義-1  模式 10011111
 未定義-2  模式 11011110
 重設-觸發器
Reset-Trigger| Reset-Trigger | | :--- |
 觸發器 01100010

HS 測試模式的輸入順序
 觸發器 01011101
 未知-4  觸發器 00100001
 未知-5  觸發器 10100000
Escape Mode Action Command Type "Entry Command Pattern (first bit transmitted to last bit transmitted)" Low-Power Data Transmission mode 11100001 Ultra-Low Power State mode 00011110 Undefined-1 mode 10011111 Undefined-2 mode 11011110 "Reset-Trigger" Trigger 01100010 Entry sequence for HS Test Mode Trigger 01011101 Unknown-4 Trigger 00100001 Unknown-5 Trigger 10100000| Escape Mode Action | Command Type | Entry Command Pattern (first <br> bit transmitted to last bit <br> transmitted) | | :--- | :--- | :---: | | Low-Power Data Transmission | mode | 11100001 | | Ultra-Low Power State | mode | 00011110 | | Undefined-1 | mode | 10011111 | | Undefined-2 | mode | 11011110 | | Reset-Trigger | Trigger | 01100010 | | Entry sequence for HS Test Mode | Trigger | 01011101 | | Unknown-4 | Trigger | 00100001 | | Unknown-5 | Trigger | 10100000 |

 6.6.1 遠端觸發器


觸發信令是一種機制,可根據傳輸端的通訊協定要求,向接收端的通訊協定傳送旗號。這可以是正向或反向,視操作方向和可用的 Escape 模式功能而定。觸發信令需要 Escape 模式功能,以及介面兩側至少有一個匹配的觸發 Escape 輸入指令。

圖 18 顯示 Escape mode(逃生模式)Reset-Trigger(重置-觸發)動作的範例。Lane 透過 Escape mode Entry(逃生模式進入)程序進入 Escape mode(逃生模式)。如果輸入命令樣式符合重設-觸發命令,就會透過邏輯 PPI 將觸發標記到接收端的通訊協定。在觸發命令之後但在線路進入停止狀態之前收到的任何位元都會被忽略。因此,可以串接假位元組,以便向接收端提供時鐘資訊。

請注意,包括 Reset-Trigger 在內的 Trigger 信令是通用的訊息傳送系統。觸發命令不會影響 PHY 本身的行為。因此,協定層可以為任何目的使用觸發器。


6.6.2 低功耗資料傳輸


如果在 Escape mode Entry(逃逸模式輸入)程序之後加上 Low-Power Data Transmission(低功耗資料傳輸)的輸入指令,就可以在 Lane(車道)保持在 Low Power(低功耗)模式下,透過通訊協定以低速傳輸資料。


資料應使用與輸入指令相同的 Spaced-One-Hot 編碼在線上編碼。資料由應用的位元編碼自行時脈,而不依賴時脈通道。當使用 LPDT 時,Lane 可以藉由在 Lines 上維持 Space 狀態來暫停。線路上的 Stop 狀態會停止 LPDT、退出 Escape 模式,並將 Lane 切換至 Control 模式。Stop 狀態之前的最後一個階段應為 Mark-1 狀態,它不代表資料位元。圖 19 顯示一個兩個位元組的傳輸,兩個位元組之間有一個暫停期。


圖 19 兩資料位元組低功耗資料傳輸範例

使用 LPDT,提供給發送端的低功率 (Bit) 時鐘信號 ( f MOMENTARY < 20 MHz f MOMENTARY  < 20 MHz f_("MOMENTARY ") < 20MHz\mathrm{f}_{\text {MOMENTARY }}<20 \mathrm{MHz} ) 用來傳送資料。資料接收由位元編碼自行定時。因此,可以允許可變的時脈速率。LPDT 結束時,Lane 應返回 Stop 狀態。


6.6.3 超低功耗狀態


如果在 Escape mode Entry 指令之後傳送 Ultra-Low Power State Entry 指令,Lane 應進入 Ultra-Low Power State (ULPS)。此命令應標記到接收端通訊協定。在此狀態期間,線路處於空間狀態 (LP-00)。超低功耗狀態(Ultra-Low Power State)是透過一個長度為 Twakeup 的 Mark-1 狀態(Mark-1 State)退出,接著是一個 Stop 狀態(Stop State)。附件 A 描述了退出程序的範例,以及控制 Mark-1 狀態時間長度的程序。


6.6.4 逃脫模式狀態機


Escape 模式操作的狀態機如圖 20 所示,並在表 9 中描述。


註: 水平對齊的狀態會同時出現。

圖 20 逃脫模式狀態機


表 9 逃脫模式狀態機說明
 國家  線狀態/狀態  退出狀態  退出條件
 任何 RX 狀態  任何收到 RX-Stop
在線上觀察 LP-11
 TX 停止  傳輸 LP-11 TX-LP-Rqst
應 Esc 模式 (PPI) 協定的要求
TX-LP-Rqst  傳輸 LP-10 TX-LP-Yield  經過時間 T LPX T LPX  T_("LPX ")\mathrm{T}_{\text {LPX }} 之後
TX-LP-Yield  傳輸 LP-00 TX-Esc-Rqst
時間 T TPX 之後
TX-Esc-Rqst  傳輸 LP-01 TX-Esc-Go  時間 T LPX a LPX LPX^("a ")\mathrm{LPX}^{\text {a }} 之後
TX-Esc-Go  傳輸 LP-00 TX-Esc-Cond
時間 T TPX 之後
TX-Esc-Cmd
傳送 8 位元(16 行狀態)單步進熱編碼輸入指令序列
TX-Triggers
觸發指令之後
TX-ULPS
超低功率指令之後
TX-LPDT

低功率資料傳輸指令之後
After Low-Power Data Transmission Command| After Low-Power Data | | :--- | | Transmission Command |
TX-Triggers
空間狀態或用於產生時鐘的可選虛擬位元組
 TX 標記
依據通訊協定 (PPI) 的要求退出觸發狀態
TX-ULPS  傳輸 LP-00  TX 標記
應議定書 (PPI) 的要求結束 ULP 狀態
State Line Condition/State Exit State Exit Conditions Any RX state Any Received RX-Stop Observe LP-11 at Lines TX-Stop Transmit LP-11 TX-LP-Rqst On request of Protocol for Esc mode (PPI) TX-LP-Rqst Transmit LP-10 TX-LP-Yield After time T_("LPX ") TX-LP-Yield Transmit LP-00 TX-Esc-Rqst After time T TPX TX-Esc-Rqst Transmit LP-01 TX-Esc-Go After time T LPX^("a ") TX-Esc-Go Transmit LP-00 TX-Esc-Cond After time T TPX TX-Esc-Cmd Transmit sequence of 8-bit (16-line-states) One-Spaced-Hot encoded Entry Command TX-Triggers After a Trigger Command TX-ULPS After Ultra-Low Power Command TX-LPDT "After Low-Power Data Transmission Command" TX-Triggers Space state or optional dummy bytes for the purpose of generating clocks TX-Mark Exit of the Trigger State on request of Protocol (PPI) TX-ULPS Transmit LP-00 TX-Mark End of ULP State on request of Protocol (PPI)| State | Line Condition/State | Exit State | Exit Conditions | | :---: | :---: | :---: | :---: | | Any RX state | Any Received | RX-Stop | Observe LP-11 at Lines | | TX-Stop | Transmit LP-11 | TX-LP-Rqst | On request of Protocol for Esc mode (PPI) | | TX-LP-Rqst | Transmit LP-10 | TX-LP-Yield | After time $\mathrm{T}_{\text {LPX }}$ | | TX-LP-Yield | Transmit LP-00 | TX-Esc-Rqst | After time T TPX | | TX-Esc-Rqst | Transmit LP-01 | TX-Esc-Go | After time T $\mathrm{LPX}^{\text {a }}$ | | TX-Esc-Go | Transmit LP-00 | TX-Esc-Cond | After time T TPX | | TX-Esc-Cmd | Transmit sequence of 8-bit (16-line-states) One-Spaced-Hot encoded Entry Command | TX-Triggers | After a Trigger Command | | | | TX-ULPS | After Ultra-Low Power Command | | | | TX-LPDT | After Low-Power Data <br> Transmission Command | | TX-Triggers | Space state or optional dummy bytes for the purpose of generating clocks | TX-Mark | Exit of the Trigger State on request of Protocol (PPI) | | TX-ULPS | Transmit LP-00 | TX-Mark | End of ULP State on request of Protocol (PPI) |
 國家  線狀態/狀態  退出狀態  退出條件
TX-LPDT
傳輸序列化、Spaced-One-Hot 編碼的有效負載資料

最後傳輸的資料位元之後
 TX 標記 Mark-1  TX 停止
時間 T LPX T LPX  T_("LPX ")\mathrm{T}_{\text {LPX }} 之後的下一個驅動狀態,或 T WAKEUP T WAKEUP  T_("WAKEUP ")\mathrm{T}_{\text {WAKEUP }} (如果離開 ULP 狀態)
RX-Stop  接收 LP-11 RX-LP-Rqst
線路轉換至 LP-10
RX-LP-Rqst  接收 LP-10 RX-LP-Yield
線路轉換至 LP-00
RX-LP-Yield  接收 LP-00 RX-Esc-Rqst
線路轉換至 LP-01
RX-Esc-Rqst  接收 LP-01 RX-Esc-Go
線路轉換至 LP-00
RX-Esc-Go  接收 LP-00 RX-Esc-Cmd
LP-00 的線路轉換
RX-Esc-Cmd
接收 8 位元(16 行狀態)單間隔熱編碼輸入指令序列
RX-Wait
觸發後及無法辨識的指令
RX-ULPS
超低功率指令之後
RX-LPDT
低功率資料傳輸指令之後
RX-ULPS  接收 LP-00 RX-Wait
線路轉換至 LP-10
RX-LPDT
接收序列、Spaced-One-Hot 編碼的有效負載資料
RX-Stop
線路轉換至 LP-11(最後狀態應為 Mark-1)
RX-Wait  任何,LP-11 除外 RX-Stop
線路轉換至 LP-11
State Line Condition/State Exit State Exit Conditions TX-LPDT Transmit serialized, Spaced-One-Hot encoded payload data After last transmitted data bit TX-Mark Mark-1 TX-Stop Next driven state after time T_("LPX "), or T_("WAKEUP ") if leaving ULP State RX-Stop Receive LP-11 RX-LP-Rqst Line transition to LP-10 RX-LP-Rqst Receive LP-10 RX-LP-Yield Line transition to LP-00 RX-LP-Yield Receive LP-00 RX-Esc-Rqst Line transition to LP-01 RX-Esc-Rqst Receive LP-01 RX-Esc-Go Line transition to LP-00 RX-Esc-Go Receive LP-00 RX-Esc-Cmd Line transition out of LP-00 RX-Esc-Cmd Receive sequence of 8-bit (16-line-states) One-Spaced-Hot encoded Entry Command RX-Wait After Trigger and Unrecognized Commands RX-ULPS After Ultra-Low Power Command RX-LPDT After Low-Power Data Transmission Command RX-ULPS Receive LP-00 RX-Wait Line transition to LP-10 RX-LPDT Receive serial, Spaced-One-Hot encoded payload data RX-Stop Line transition to LP-11 (Last state should be a Mark-1) RX-Wait Any, except LP-11 RX-Stop Line transition to LP-11| State | Line Condition/State | Exit State | Exit Conditions | | :---: | :---: | :---: | :---: | | TX-LPDT | Transmit serialized, Spaced-One-Hot encoded payload data | | After last transmitted data bit | | TX-Mark | Mark-1 | TX-Stop | Next driven state after time $\mathrm{T}_{\text {LPX }}$, or $\mathrm{T}_{\text {WAKEUP }}$ if leaving ULP State | | RX-Stop | Receive LP-11 | RX-LP-Rqst | Line transition to LP-10 | | RX-LP-Rqst | Receive LP-10 | RX-LP-Yield | Line transition to LP-00 | | RX-LP-Yield | Receive LP-00 | RX-Esc-Rqst | Line transition to LP-01 | | RX-Esc-Rqst | Receive LP-01 | RX-Esc-Go | Line transition to LP-00 | | RX-Esc-Go | Receive LP-00 | RX-Esc-Cmd | Line transition out of LP-00 | | RX-Esc-Cmd | Receive sequence of 8-bit (16-line-states) One-Spaced-Hot encoded Entry Command | RX-Wait | After Trigger and Unrecognized Commands | | | | RX-ULPS | After Ultra-Low Power Command | | | | RX-LPDT | After Low-Power Data Transmission Command | | RX-ULPS | Receive LP-00 | RX-Wait | Line transition to LP-10 | | RX-LPDT | Receive serial, Spaced-One-Hot encoded payload data | RX-Stop | Line transition to LP-11 (Last state should be a Mark-1) | | RX-Wait | Any, except LP-11 | RX-Stop | Line transition to LP-11 |


6.7 高速時鐘傳輸


在高速模式下,時脈通道 (Clock Lane) 可提供從主站 (Master) 到從站 (Slave) 的低搖擺、差動式 DDR(半速率)時脈訊號,以進行高速資料傳輸。時鐘信號應與正向資料通道上的閃爍位元順序具有正交相位,並在資料串的第一個傳輸位元中央具有上升沿。有關資料與時鐘的關係和時序規格的詳細資訊,請參閱第 10 節。

時脈通道類似於單向資料通道。然而,時序上有一些差異,時脈通道傳輸的是高速 DDR 時脈訊號,而不是資料位元。此外,時脈通道的低功耗模式功能定義與資料通道不同。時脈通道必須是單向的,且不得包含一般的逃逸模式功能。只有 ULPS 可以透過使用 LP-Rqst 狀態的特殊進入序列來支援。高速時脈傳輸應從停止狀態開始,並從停止狀態結束。


Clock Lane 模組由通訊協定透過 Clock Lane PPI 控制。通訊協定只會在任何資料通道中沒有高速傳輸活動時停止時脈通道。

如果時鐘 Lane 處於 LowPower 模式,資料 Lane 的高速資料傳輸啟動時間會延長。在這種情況下,時脈通道必須先回到高速運作模式,才能處理傳輸要求。


高速時脈信號應在最後一個資料巷切換到低功耗模式並以 HS-0 狀態結束後,繼續運行一段 T CLK-POsт T CLK-POsт  T_("CLK-POsт ")\mathrm{T}_{\text {CLK-POsт }}т 時間。將 Clock Lane 切換到 LowPower 模式的程序如表 10 所示。請注意,時脈突發總是包含偶數個轉換,因為它

559 以 HS-0 狀態開始和結束。這表示時脈提供轉換,以取樣任何相關資料通道上的偶數位元。時脈週期必須可靠,並符合 HS 時序規格。將時脈通道回復到高速時脈傳輸的程序如表 11 所示。圖 21 顯示時脈開始和停止的程序。


圖 21 在時脈傳輸與低功耗模式之間切換時脈通道

表 10 將時脈通道切換至低功耗模式的步驟
 主側  從屬側

驅動高速時脈信號 (切換 HS-0/HS-1)
Drives High-Speed Clock signal (Toggling HS-0/HS-1)| Drives High-Speed Clock signal (Toggling | | :--- | | HS-0/HS-1) |

接收高速時脈訊號(切換 HS-0/HS-1)。
Receives High-Speed Clock signal (Toggling HS-0/HS-1)| Receives High-Speed Clock signal (Toggling | | :--- | | HS-0/HS-1) |

最後一個資料通道進入低功耗模式

繼續驅動高速時脈信號一段時間 TcLK-Post,並以 HS-0 狀態結束
Continues to drives High-Speed Clock signal for a period TcLK-Post and ends with HS-0 state| Continues to drives High-Speed Clock signal for a | | :--- | | period TcLK-Post and ends with HS-0 state |

偵測在 TcLK-MISs 時間內沒有時脈轉換,停用 HS-RX,然後等待轉換至停止狀態
Detects absence of Clock transitions within a time TcLK-MISs, disables HS-RX then waits for a transition to the Stop state| Detects absence of Clock transitions within a time | | :--- | | TcLK-MISs, disables HS-RX then waits for a transition | | to the Stop state |

驅動 HS-0 一段時間 TcLK-TRAIL

停用 HS-TX,啟用 LP-TX,並驅動停止狀態 (LP-11) 一段時間 THS-EXIT
Disables the HS-TX, enables LP-TX, and drives Stop state (LP-11) for a time THS-EXIT| Disables the HS-TX, enables LP-TX, and drives | | :--- | | Stop state (LP-11) for a time THS-EXIT |

偵測線路轉換至 LP-11,停用 HS 終止,並進入停止狀態
Detects the Lines transitions to LP-11, disables HS termination, and enters Stop state| Detects the Lines transitions to LP-11, disables HS | | :--- | | termination, and enters Stop state |
Master Side Slave Side "Drives High-Speed Clock signal (Toggling HS-0/HS-1)" "Receives High-Speed Clock signal (Toggling HS-0/HS-1)" Last Data Lane goes into Low-Power mode "Continues to drives High-Speed Clock signal for a period TcLK-Post and ends with HS-0 state" "Detects absence of Clock transitions within a time TcLK-MISs, disables HS-RX then waits for a transition to the Stop state" Drives HS-0 for a time TcLK-TRAIL "Disables the HS-TX, enables LP-TX, and drives Stop state (LP-11) for a time THS-EXIT" "Detects the Lines transitions to LP-11, disables HS termination, and enters Stop state" | Master Side | Slave Side | | :--- | :--- | | Drives High-Speed Clock signal (Toggling <br> HS-0/HS-1) | Receives High-Speed Clock signal (Toggling <br> HS-0/HS-1) | | Last Data Lane goes into Low-Power mode | | | Continues to drives High-Speed Clock signal for a <br> period TcLK-Post and ends with HS-0 state | Detects absence of Clock transitions within a time <br> TcLK-MISs, disables HS-RX then waits for a transition <br> to the Stop state | | Drives HS-0 for a time TcLK-TRAIL | | | Disables the HS-TX, enables LP-TX, and drives <br> Stop state (LP-11) for a time THS-EXIT | Detects the Lines transitions to LP-11, disables HS <br> termination, and enters Stop state | | | |

表 11 啟動高速時脈傳輸的程序
 TX 側  RX 側

驅動器停止狀態 (LP-11)
 觀察停止狀態

驅動時間 TLPX 的 HS-Req 狀態 (LP-01)

觀察線路從 LP-11 到 LP-01 的過渡情況
Observes transition from LP-11 to LP-01 on the Lines| Observes transition from LP-11 to LP-01 on the | | :--- | | Lines |

驅動橋接狀態 (LP-00) 的時間 TcLK-PREPARE

觀察線路從 LP-01 到 LP-00 的轉換。在時間 TcLK-TERM-EN 之後啟用線路終止。
Observes transition from LP-01 to LP-00 on the Lines. Enables Line Termination after time TcLK-TERM-EN| Observes transition from LP-01 to LP-00 on the | | :--- | | Lines. Enables Line Termination after time | | TcLK-TERM-EN |

同時啟用高速驅動器和停用低功耗驅動器。驅動 HS-0 的時間為 TCLK-ZERO。
Enables High-Speed driver and disables Low-Power drivers simultaneously. Drives HS-0 for a time TCLK-ZERO.| Enables High-Speed driver and disables Low-Power | | :--- | | drivers simultaneously. Drives HS-0 for a time | | TCLK-ZERO. |

啟用 HS-RX,並等待計時器 TcLK-SETTLE 過期,以忽略轉換效應
Enables HS-RX and waits for timer TcLK-SETTLE to expire in order to neglect transition effects| Enables HS-RX and waits for timer TcLK-SETTLE to | | :--- | | expire in order to neglect transition effects |
 接收 HS 訊號

在任何資料通道啟動之前,驅動高速時脈信號一段時間 TcLK-PRE
Drives the High-Speed Clock signal for time period TcLK-PRE before any Data Lane starts up| Drives the High-Speed Clock signal for time period | | :--- | | TcLK-PRE before any Data Lane starts up |

接收高速時脈訊號
TX Side RX Side Drives Stop state (LP-11) Observes Stop state Drives HS-Req state (LP-01) for time TLPX "Observes transition from LP-11 to LP-01 on the Lines" Drives Bridge state (LP-00) for time TcLK-PREPARE "Observes transition from LP-01 to LP-00 on the Lines. Enables Line Termination after time TcLK-TERM-EN" "Enables High-Speed driver and disables Low-Power drivers simultaneously. Drives HS-0 for a time TCLK-ZERO." "Enables HS-RX and waits for timer TcLK-SETTLE to expire in order to neglect transition effects" Receives HS-signal "Drives the High-Speed Clock signal for time period TcLK-PRE before any Data Lane starts up" Receives High-Speed Clock signal| TX Side | RX Side | | :--- | :--- | | Drives Stop state (LP-11) | Observes Stop state | | Drives HS-Req state (LP-01) for time TLPX | Observes transition from LP-11 to LP-01 on the <br> Lines | | Drives Bridge state (LP-00) for time TcLK-PREPARE | Observes transition from LP-01 to LP-00 on the <br> Lines. Enables Line Termination after time <br> TcLK-TERM-EN | | Enables High-Speed driver and disables Low-Power <br> drivers simultaneously. Drives HS-0 for a time <br> TCLK-ZERO. | Enables HS-RX and waits for timer TcLK-SETTLE to <br> expire in order to neglect transition effects | | | Receives HS-signal | | Drives the High-Speed Clock signal for time period <br> TcLK-PRE before any Data Lane starts up | Receives High-Speed Clock signal |

Clock Lane 狀態機如圖 22 所示,並在表 12 中說明。


註: 水平對齊的狀態會同時出現。

圖 22 高速時脈傳輸狀態機


表 12 高速時脈傳輸狀態機描述
 國家  線狀態/狀態  退出狀態  退出條件
 TX 停止  傳輸 LP-11 TX-HS-Rqst

應高速傳輸協定的要求
On request of Protocol for High-Speed Transmission| On request of Protocol | | :--- | | for High-Speed | | Transmission |
TX-HS-Rqst  傳輸 LP-01 TX-HS-Prpr

定時間隔結束 TLPx
End of timed interval TLPx| End of timed interval | | :--- | | TLPx |
TX-HS-Prpr  傳輸 LP-00 TX-HS-Go

定時間隔結束 TcLK-PREPARE
End of timed interval TcLK-PREPARE| End of timed interval | | :--- | | TcLK-PREPARE |
TX-HS-Go  傳輸 HS-0 TX-HS-1

定時間隔結束 TcLK-ZERO
End of timed interval TcLK-ZERO| End of timed interval | | :--- | | TcLK-ZERO |
TX-HS-0  傳輸 HS-0 TX-HS-1

在 HS-0 相位後傳送 HS-1 相位:DDR 時脈
Send a HS-1 phase after a HS-0 phase: DDR Clock| Send a HS-1 phase after | | :--- | | a HS-0 phase: DDR | | Clock |
TX-HS-1  傳輸 HS-1 TX-HS-0

在 HS-1 相位後傳送 HS-0 相位:DDR 時脈
Send a HS-0 phase after a HS-1 phase: DDR Clock| Send a HS-0 phase after | | :--- | | a HS-1 phase: DDR | | Clock |
Trail-HS-0

根據要求將時鐘巷置於低功耗狀態
On request to put Clock Lane in Low-Power| On request to put Clock | | :--- | | Lane in Low-Power |
Trail-HS-0  傳輸 HS-0  TX 停止

定時間隔結束 TcLK-TRAlL
End of timed interval TcLK-TRAlL| End of timed interval | | :--- | | TcLK-TRAlL |
RX-Stop  接收 LP-11 RX-HS-Rqst

線路轉換至 LP-01
Line transition to LP-01| Line transition to LP-01 | | :--- |
RX-HS-Rqst  接收 LP-01 RX-HS-Prpr
線路轉換至 LP-00
RX-HS-Prpr  接收 LP-00 RX-HS-Term

定時間隔結束 TcLK-TERM-EN
End of timed interval TcLK-TERM-EN| End of timed interval | | :--- | | TcLK-TERM-EN |
State Line Condition/State Exit State Exit Conditions TX-Stop Transmit LP-11 TX-HS-Rqst "On request of Protocol for High-Speed Transmission" TX-HS-Rqst Transmit LP-01 TX-HS-Prpr "End of timed interval TLPx" TX-HS-Prpr Transmit LP-00 TX-HS-Go "End of timed interval TcLK-PREPARE" TX-HS-Go Transmit HS-0 TX-HS-1 "End of timed interval TcLK-ZERO" TX-HS-0 Transmit HS-0 TX-HS-1 "Send a HS-1 phase after a HS-0 phase: DDR Clock" TX-HS-1 Transmit HS-1 TX-HS-0 "Send a HS-0 phase after a HS-1 phase: DDR Clock" Trail-HS-0 "On request to put Clock Lane in Low-Power" Trail-HS-0 Transmit HS-0 TX-Stop "End of timed interval TcLK-TRAlL" RX-Stop Receive LP-11 RX-HS-Rqst "Line transition to LP-01" RX-HS-Rqst Receive LP-01 RX-HS-Prpr Line transition to LP-00 RX-HS-Prpr Receive LP-00 RX-HS-Term "End of timed interval TcLK-TERM-EN"| State | Line Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | TX-Stop | Transmit LP-11 | TX-HS-Rqst | On request of Protocol <br> for High-Speed <br> Transmission | | TX-HS-Rqst | Transmit LP-01 | TX-HS-Prpr | End of timed interval <br> TLPx | | TX-HS-Prpr | Transmit LP-00 | TX-HS-Go | End of timed interval <br> TcLK-PREPARE | | TX-HS-Go | Transmit HS-0 | TX-HS-1 | End of timed interval <br> TcLK-ZERO | | TX-HS-0 | Transmit HS-0 | TX-HS-1 | Send a HS-1 phase after <br> a HS-0 phase: DDR <br> Clock | | TX-HS-1 | Transmit HS-1 | TX-HS-0 | Send a HS-0 phase after <br> a HS-1 phase: DDR <br> Clock | | | | Trail-HS-0 | On request to put Clock <br> Lane in Low-Power | | Trail-HS-0 | Transmit HS-0 | TX-Stop | End of timed interval <br> TcLK-TRAlL | | RX-Stop | Receive LP-11 | RX-HS-Rqst | Line transition to LP-01 | | RX-HS-Rqst | Receive LP-01 | RX-HS-Prpr | Line transition to LP-00 | | RX-HS-Prpr | Receive LP-00 | RX-HS-Term | End of timed interval <br> TcLK-TERM-EN |
 國家  線狀態/狀態  退出狀態  退出條件
RX-HS-Term  接收 LP-00 RX-HS-Clk

定時間隔結束 TCLK-SETTLE
End of timed interval TCLK-SETTLE| End of timed interval | | :--- | | TCLK-SETTLE |
RX-HS-Clk

接收 DDR-Q 時脈訊號
Receive DDR-Q Clock signal| Receive DDR-Q Clock | | :--- | | signal |
RX-Clk-End

TCLK-MIS 在時鐘線上沒有時鐘訊號轉換的週期超時
Time-out TCLK-MISs on the period on the Clock Lane without Clock signal transitions| Time-out TCLK-MISs on the | | :--- | | period on the Clock | | Lane without Clock | | signal transitions |
RX-HS-End  接收 HS-0 RX-HS-Stop
線路轉換至 LP-11
State Line Condition/State Exit State Exit Conditions RX-HS-Term Receive LP-00 RX-HS-Clk "End of timed interval TCLK-SETTLE" RX-HS-Clk "Receive DDR-Q Clock signal" RX-Clk-End "Time-out TCLK-MISs on the period on the Clock Lane without Clock signal transitions" RX-HS-End Receive HS-0 RX-HS-Stop Line transition to LP-11| State | Line Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | RX-HS-Term | Receive LP-00 | RX-HS-Clk | End of timed interval <br> TCLK-SETTLE | | RX-HS-Clk | Receive DDR-Q Clock <br> signal | RX-Clk-End | Time-out TCLK-MISs on the <br> period on the Clock <br> Lane without Clock <br> signal transitions | | RX-HS-End | Receive HS-0 | RX-HS-Stop | Line transition to LP-11 |
 請注意:

在高速資料傳輸期間,停止狀態(TX-Stop、RX-Stop)有多個有效的離開狀態。


6.8 時脈通道超低功耗狀態


雖然 Clock Lane 不包含一般 Escape 模式,但 Clock Lane 應支援 Ultra-Low Power State。

Clock Lane(時脈車道)應透過 Clock Lane Ultra-Low Power State Entry(時脈車道超低功耗狀態進入)程序進入 Ultra-Low Power State(超低功耗狀態)。在此程序中,從停止狀態開始,傳輸端應驅動 TX-ULPS-Rqst 狀態 (LP-10),然後驅動 TX-ULPS 狀態 (LP-00)。之後,時脈通道 (Clock Lane) 應進入超低功耗狀態 (Ultra-Low Power State)。如果發生錯誤,且在 TX-ULPS-Rqst 狀態之後立即偵測到 LP-01 或 LP-11,則超低功耗狀態進入程序應中止,接收端應分別等待或返回 Stop 狀態。


接收 PHY 應向接收端通訊協定標記 ULP 狀態的出現。在此狀態期間,線路處於 ULP 狀態 (LP-00)。超低功耗狀態(Ultra-Low Power State)是透過具有 Twakeup 長度的 Mark-1 TX-ULPS-Exit 狀態(TX-ULPS-Exit State)退出,接著是停止狀態(Stop State)。附件 A 描述了一個可控制 Mark-1 TX-ULPS-Exit 狀態時間長度的退出程序範例。


圖 23 時脈通道超低功耗狀態狀態機


表 13 時脈通道超低功耗狀態狀態機描述
 國家  線狀態/狀態  退出狀態  退出條件
 TX 停止  傳輸 LP-11 TX-ULPS-Rqst

應超低功耗狀態通訊協定的要求
On request of Protocol for Ultra-Low Power State| On request of Protocol | | :--- | | for Ultra-Low Power | | State |
TX-ULPS-Rqst  傳輸 LP-10 TX-ULPS

定時間隔結束 TLPX
End of timed interval TLPX| End of timed interval | | :--- | | TLPX |
State Line Condition/State Exit State Exit Conditions TX-Stop Transmit LP-11 TX-ULPS-Rqst "On request of Protocol for Ultra-Low Power State" TX-ULPS-Rqst Transmit LP-10 TX-ULPS "End of timed interval TLPX"| State | Line Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | TX-Stop | Transmit LP-11 | TX-ULPS-Rqst | On request of Protocol <br> for Ultra-Low Power <br> State | | TX-ULPS-Rqst | Transmit LP-10 | TX-ULPS | End of timed interval <br> TLPX |
 國家  線狀態/狀態  退出狀態  退出條件
TX-ULPS  傳輸 LP-00 TX-ULPS-Exit

根據協議要求離開超低功耗狀態
On request of Protocol to leave Ultra-Low Power State| On request of Protocol | | :--- | | to leave Ultra-Low | | Power State |
TX-ULPS-Exit  傳輸 LP-10  TX 停止

計時間結束 TwakEuP
End of timed interval TwakEuP| End of timed interval | | :--- | | TwakEuP |
RX-Stop  接收 LP-11 RX-ULPS-Rqst
線路轉換至 LP-10
RX-ULPS-Rqst  接收 LP-10 RX-ULPS
線路轉換至 LP-00
RX-ULPS  接收 LP-00 RX-ULPS-Exit
線路轉換至 LP-10
RX-ULPS-Exit  接收 LP-10 RX-Stop
線路轉換至 LP-11
State Line Condition/State Exit State Exit Conditions TX-ULPS Transmit LP-00 TX-ULPS-Exit "On request of Protocol to leave Ultra-Low Power State" TX-ULPS-Exit Transmit LP-10 TX-Stop "End of timed interval TwakEuP" RX-Stop Receive LP-11 RX-ULPS-Rqst Line transition to LP-10 RX-ULPS-Rqst Receive LP-10 RX-ULPS Line transition to LP-00 RX-ULPS Receive LP-00 RX-ULPS-Exit Line transition to LP-10 RX-ULPS-Exit Receive LP-10 RX-Stop Line transition to LP-11| State | Line Condition/State | Exit State | Exit Conditions | | :--- | :--- | :--- | :--- | | TX-ULPS | Transmit LP-00 | TX-ULPS-Exit | On request of Protocol <br> to leave Ultra-Low <br> Power State | | TX-ULPS-Exit | Transmit LP-10 | TX-Stop | End of timed interval <br> TwakEuP | | RX-Stop | Receive LP-11 | RX-ULPS-Rqst | Line transition to LP-10 | | RX-ULPS-Rqst | Receive LP-10 | RX-ULPS | Line transition to LP-00 | | RX-ULPS | Receive LP-00 | RX-ULPS-Exit | Line transition to LP-10 | | RX-ULPS-Exit | Receive LP-10 | RX-Stop | Line transition to LP-11 |
 請注意:

在高速資料傳輸期間,停止狀態(TX-Stop、RX-Stop)有多個有效的離開狀態。


6.9 全局操作時序參數


表 14 列出了本节中使用的所有定时参数的范围。表中的值假定 UI 在 Δ UI Δ UI DeltaUI\Delta \mathrm{UI} 定義的範圍內變化(請參閱表 30 )。

發射器應支援表 14 中定義的所有特定於發射器的定時參數。


接收器必須支援表 14 所定義的所有接收器特定時序參數。


另外請注意,雖然相對應的接收器公差並未定義每個傳送器特定參數,但接收器也應支援接收表 14 中所有傳送器特定時序參數的所有允許符合值,這些參數適用於所有 HS UI 值,直到並包括接收器規格表中指定的最大支援 HS 時脈速率。


表 14 全局操作時序參數

 參數  說明  最小值  類型  最大值  單位  注意事項
Tclk-miss
接收器偵測到沒有時脈轉換並停用時脈 Lane HS-RX 的逾時時間。
60 ns 1,6,8
Tclk-Post
傳送器在最後一個相關資料 Lane 轉換為 LP 模式後,繼續傳送 HS 時鐘的時間。Interval 定義為從 T HS-trall T HS-trall  T_("HS-trall ")T_{\text {HS-trall }} 結束到 Tclk-trall 開始的期間。
60 ns + 52*UI ns 5
Tclu-pre
在任何相關資料巷開始從 LP 轉換至 HS 模式之前,傳送器驅動 HS 時鐘的時間。
8 UI 5
Tclk-prepare
在 HS-0 Line 狀態開始 HS 傳輸之前,傳送器驅動 Clock Lane LP-00 Line 狀態的時間。
38 95 ns 5
Tclk-settle
從 Tclk-prepare 開始,HS 接收器忽略任何 Clock Lane HS 轉換的時間間隔。
95 300 ns 6, 7
Tclk-term-en
Clock Lane 接收器啟用 HS 線終止的時間,從 Dn 跨過 VIL,max 的時間點開始。

Dn 達到 Vterm-en 的時間
Time for Dn to reach Vterm-en| Time for Dn to reach | | :--- | | Vterm-en |
38 ns 6
Tclk-trall
傳送器在 HS 傳送猝發的最後一個有效載荷時脈位元之後,驅動 HS-0 狀態的時間。
60 ns 5
Tclk-Prepare + Tclk-Zero
Tclk-PREPARE + 在啟動時脈之前,傳送器驅動 HS-0 狀態的時間。
300 ns 5
Td-TERM-EN
資料通道接收器啟用 HS 線路終止的時間,從 Dn 跨過 V I L , M A X V I L , M A X V_(IL,MAX)V_{I L, M A X} 的時間點開始。

Dn 達到 V term-en V term-en  V_("term-en ")V_{\text {term-en }} 的時間
35 ns +4 * U 6
Teot
T HS-TRAIL T HS-TRAIL  T_("HS-TRAIL ")\mathrm{T}_{\text {HS-TRAIL }} T CLK-TRALL T CLK-TRALL  T_("CLK-TRALL ")\mathrm{T}_{\text {CLK-TRALL }} 開始,到 HS burst 之後的 LP-11 狀態開始的傳輸時間間隔。
105 ns + n12UI 3,5
THS-EXIT
在 HS burst 之後,傳送器驅動 LP-11 的時間。
100 ns 5
Parameter Description Min Typ Max Unit Notes Tclk-miss Timeout for receiver to detect absence of Clock transitions and disable the Clock Lane HS-RX. 60 ns 1,6,8 Tclk-Post Time that the transmitter continues to send HS clock after the last associated Data Lane has transitioned to LP Mode. Interval is defined as the period from the end of T_("HS-trall ") to the beginning of Tclk-trall. 60 ns + 52*UI ns 5 Tclu-pre Time that the HS clock shall be driven by the transmitter prior to any associated Data Lane beginning the transition from LP to HS mode. 8 UI 5 Tclk-prepare Time that the transmitter drives the Clock Lane LP-00 Line state immediately before the HS-0 Line state starting the HS transmission. 38 95 ns 5 Tclk-settle Time interval during which the HS receiver should ignore any Clock Lane HS transitions, starting from the beginning of Tclk-prepare. 95 300 ns 6, 7 Tclk-term-en Time for the Clock Lane receiver to enable the HS line termination, starting from the time point when Dn crosses VIL,max. "Time for Dn to reach Vterm-en" 38 ns 6 Tclk-trall Time that the transmitter drives the HS-0 state after the last payload clock bit of a HS transmission burst. 60 ns 5 Tclk-Prepare + Tclk-Zero Tclk-PREPARE + time that the transmitter drives the HS-0 state prior to starting the Clock. 300 ns 5 Td-TERM-EN Time for the Data Lane receiver to enable the HS line termination, starting from the time point when Dn crosses V_(IL,MAX). Time for Dn to reach V_("term-en ") 35 ns +4 * U 6 Teot Transmitted time interval from the start of T_("HS-TRAIL ") or T_("CLK-TRALL "), to the start of the LP-11 state following a HS burst. 105 ns + n12UI 3,5 THS-EXIT Time that the transmitter drives LP-11 following a HS burst. 100 ns 5| Parameter | Description | Min | Typ | Max | Unit | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | Tclk-miss | Timeout for receiver to detect absence of Clock transitions and disable the Clock Lane HS-RX. | | | 60 | ns | 1,6,8 | | Tclk-Post | Time that the transmitter continues to send HS clock after the last associated Data Lane has transitioned to LP Mode. Interval is defined as the period from the end of $T_{\text {HS-trall }}$ to the beginning of Tclk-trall. | 60 ns + 52*UI | | | ns | 5 | | Tclu-pre | Time that the HS clock shall be driven by the transmitter prior to any associated Data Lane beginning the transition from LP to HS mode. | 8 | | | UI | 5 | | Tclk-prepare | Time that the transmitter drives the Clock Lane LP-00 Line state immediately before the HS-0 Line state starting the HS transmission. | 38 | | 95 | ns | 5 | | Tclk-settle | Time interval during which the HS receiver should ignore any Clock Lane HS transitions, starting from the beginning of Tclk-prepare. | 95 | | 300 | ns | 6, 7 | | Tclk-term-en | Time for the Clock Lane receiver to enable the HS line termination, starting from the time point when Dn crosses VIL,max. | Time for Dn to reach <br> Vterm-en | | 38 | ns | 6 | | Tclk-trall | Time that the transmitter drives the HS-0 state after the last payload clock bit of a HS transmission burst. | 60 | | | ns | 5 | | Tclk-Prepare + Tclk-Zero | Tclk-PREPARE + time that the transmitter drives the HS-0 state prior to starting the Clock. | 300 | | | ns | 5 | | Td-TERM-EN | Time for the Data Lane receiver to enable the HS line termination, starting from the time point when Dn crosses $V_{I L, M A X}$. | Time for Dn to reach $V_{\text {term-en }}$ | | 35 ns +4 * U | | 6 | | Teot | Transmitted time interval from the start of $\mathrm{T}_{\text {HS-TRAIL }}$ or $\mathrm{T}_{\text {CLK-TRALL }}$, to the start of the LP-11 state following a HS burst. | | | 105 ns + n*12*UI | | 3,5 | | THS-EXIT | Time that the transmitter drives LP-11 following a HS burst. | 100 | | | ns | 5 |
 參數  說明  最小值  類型  最大值  單位  注意事項
 準備
傳送器在 HS-0 Line 狀態開始 HS 傳輸前驅動資料通道 LP-00 Line 狀態的時間
40 ns + 4 40 ns + 4 40ns+440 \mathrm{~ns}+4 * Ul 85 ns + 6* UI ns 5
Ths-PRepare + Ths-zero
ThS-PREPARE + 傳送器在傳送 Sync 序列前驅動 HS-0 狀態的時間。
145 ns + 10*UI ns 5
 栓塞

從 ThS-PRepare 開始,HS 接收器忽略任何 Data Lane HS 轉換的時間間隔。HS 接收器應忽略最小值之前的任何資料巷轉換,而 HS 接收器應回應最大值之後的任何資料巷轉換。
Time interval during which the HS receiver shall ignore any Data Lane HS transitions, starting from the beginning of ThS-PRepare. The HS receiver shall ignore any Data Lane transitions before the minimum value, and the HS receiver shall respond to any Data Lane transitions after the maximum value.| Time interval during which the HS receiver shall ignore any Data Lane HS transitions, starting from the beginning of ThS-PRepare. | | :--- | | The HS receiver shall ignore any Data Lane transitions before the minimum value, and the HS receiver shall respond to any Data Lane transitions after the maximum value. |
85 ns + 6 85 ns + 6 85ns+685 \mathrm{~ns}+6 * Ul 145 ns + 10*UI ns 6
THS-SKIP
HS-RX 在 HS burst 之後應忽略資料通道上任何轉換的時間間隔。時間間隔的終點定義為 HS burst 之後 LP-11 狀態的開始。
40 55 ns +4 * Ul ns 6
 階梯
傳送器在 HS 傳輸序列的最後一個有效負載資料位元之後,驅動翻轉差分狀態的時間
max ( n 8 UI , 60 ns + n 4 UI ) max n 8 UI , 60 ns + n 4 UI {:[max(n**8^(**)UI,:}],[{: 60(ns)+n^(**)4**UI)]:}\begin{gathered} \max \left(\mathrm{n*} 8^{*} \mathrm{UI},\right. \\ \left.60 \mathrm{~ns}+\mathrm{n}^{*} 4 * \mathrm{UI}\right) \end{gathered} ns 2,3,5
 錫尼特  請參閱第 6.11 節。 100  我們 5
TLPX
任何低功耗狀態期間的傳輸長度
50 ns 4,5
 比率 TLPX
LPX(MASTER) 的比率 T T LPX(SLAVE) between Master and Slave side T LPX(SLAVE)   between Master and Slave side  ^("T "T_("LPX(SLAVE) ")" between Master and Slave side ")^{\text {T } T_{\text {LPX(SLAVE) }} \text { between Master and Slave side }}
2/3 3/2
Tta-get
在 Link Turnaround 期間,新傳送器在接受控制後驅動 Bridge 狀態 (LP-00) 的時間。
5*TLPX ns 5
Tta-go
在 Link Turnaround 期間,傳送器在釋放控制之前驅動 Bridge 狀態 (LP-00) 的時間。
4*TLPX ns 5
Tta-sure
在 Link Turnaround 期間,新傳送器在 LP-10 狀態之後,等待傳送 Bridge 狀態 (LP-00) 的時間。
TLPX 2*TLPX ns 5
 喚醒
發射器在停止狀態之前驅動 Mark-1 狀態以啟動退出 ULPS 的時間。
1  毫秒 5
Parameter Description Min Typ Max Unit Notes Ths-Prepare Time that the transmitter drives the Data Lane LP-00 Line state immediately before the HS-0 Line state starting the HS transmission 40ns+4 * Ul 85 ns + 6* UI ns 5 Ths-PRepare + Ths-zero ThS-PREPARE + time that the transmitter drives the HS-0 state prior to transmitting the Sync sequence. 145 ns + 10*UI ns 5 Ths-settle "Time interval during which the HS receiver shall ignore any Data Lane HS transitions, starting from the beginning of ThS-PRepare. The HS receiver shall ignore any Data Lane transitions before the minimum value, and the HS receiver shall respond to any Data Lane transitions after the maximum value." 85ns+6 * Ul 145 ns + 10*UI ns 6 THS-SKIP Time interval during which the HS-RX should ignore any transitions on the Data Lane, following a HS burst. The end point of the interval is defined as the beginning of the LP-11 state following the HS burst. 40 55 ns +4 * Ul ns 6 Ths-trall Time that the transmitter drives the flipped differential state after last payload data bit of a HS transmission burst "max(n**8^(**)UI,:} {: 60(ns)+n^(**)4**UI)" ns 2,3,5 Tinit See Section 6.11. 100 us 5 TLPX Transmitted length of any Low-Power state period 50 ns 4,5 Ratio TLPX Ratio of LPX(MASTER) ^("T "T_("LPX(SLAVE) ")" between Master and Slave side ") 2/3 3/2 Tta-get Time that the new transmitter drives the Bridge state (LP-00) after accepting control during a Link Turnaround. 5*TLPX ns 5 Tta-go Time that the transmitter drives the Bridge state (LP-00) before releasing control during a Link Turnaround. 4*TLPX ns 5 Tta-sure Time that the new transmitter waits after the LP-10 state before transmitting the Bridge state (LP-00) during a Link Turnaround. TLPX 2*TLPX ns 5 Twakeup Time that a transmitter drives a Mark-1 state prior to a Stop state in order to initiate an exit from ULPS. 1 ms 5| Parameter | Description | Min | Typ | Max | Unit | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | Ths-Prepare | Time that the transmitter drives the Data Lane LP-00 Line state immediately before the HS-0 Line state starting the HS transmission | $40 \mathrm{~ns}+4$ * Ul | | 85 ns + 6* UI | ns | 5 | | Ths-PRepare + Ths-zero | ThS-PREPARE + time that the transmitter drives the HS-0 state prior to transmitting the Sync sequence. | 145 ns + 10*UI | | | ns | 5 | | Ths-settle | Time interval during which the HS receiver shall ignore any Data Lane HS transitions, starting from the beginning of ThS-PRepare. <br> The HS receiver shall ignore any Data Lane transitions before the minimum value, and the HS receiver shall respond to any Data Lane transitions after the maximum value. | $85 \mathrm{~ns}+6$ * Ul | | 145 ns + 10*UI | ns | 6 | | THS-SKIP | Time interval during which the HS-RX should ignore any transitions on the Data Lane, following a HS burst. The end point of the interval is defined as the beginning of the LP-11 state following the HS burst. | 40 | | 55 ns +4 * Ul | ns | 6 | | Ths-trall | Time that the transmitter drives the flipped differential state after last payload data bit of a HS transmission burst | $\begin{gathered} \max \left(\mathrm{n*} 8^{*} \mathrm{UI},\right. \\ \left.60 \mathrm{~ns}+\mathrm{n}^{*} 4 * \mathrm{UI}\right) \end{gathered}$ | | | ns | 2,3,5 | | Tinit | See Section 6.11. | 100 | | | us | 5 | | TLPX | Transmitted length of any Low-Power state period | 50 | | | ns | 4,5 | | Ratio TLPX | Ratio of LPX(MASTER) $^{\text {T } T_{\text {LPX(SLAVE) }} \text { between Master and Slave side }}$ | 2/3 | | 3/2 | | | | Tta-get | Time that the new transmitter drives the Bridge state (LP-00) after accepting control during a Link Turnaround. | 5*TLPX | | | ns | 5 | | Tta-go | Time that the transmitter drives the Bridge state (LP-00) before releasing control during a Link Turnaround. | 4*TLPX | | | ns | 5 | | Tta-sure | Time that the new transmitter waits after the LP-10 state before transmitting the Bridge state (LP-00) during a Link Turnaround. | TLPX | | 2*TLPX | ns | 5 | | Twakeup | Time that a transmitter drives a Mark-1 state prior to a Stop state in order to initiate an exit from ULPS. | 1 | | | ms | 5 |

 請注意:


  1. 最小值取決於位元速率。實作應確保所有支援的位元率都能正常運作。

  2. 如果 a > b a > b a > ba>b max ( a , b ) = a max ( a , b ) = a max(a,b)=a\max (a, b)=a 否則 max ( a , b ) = b max ( a , b ) = b max(a,b)=b\max (a, b)=b

  3. 其中 n = 1 n = 1 n=1n=1 代表正向 HS 模式, n = 4 n = 4 n=4n=4 代表反向 HS 模式。

  4. T L P X T L P X T_(LPX)T_{L P X} 為內部狀態機器時序參考。由於上升和下降時間不對稱,外部測得的值可能與指定值略有不同。

  5. 傳送器特定參數。

  6. 接收器專用參數。

  7. 由於此參數在典型應用中無法測試,因此所述值被視為資訊性指引,而非規範性要求。

  8. 在 HS 測試模式期間,應使用 TCIk-Miss 參數重新初始化模式檢查器。裝置只應在第 12 章所述的情況下退出 HS 測試模式。


6.10 系統電源狀態

 國家  入學條件  退出狀態  退出條件  線級
 主控關閉  斷電  主機初始化  開機

任何 LP 層級,除了停止狀態 >100us 期間外
Any LP level except Stop States for periods >100us| Any LP level | | :--- | | except Stop States | | for periods >100us |
Master Init

開機或通訊協定請求
Power-up or Protocol request| Power-up or | | :--- | | Protocol request |
 TX 停止

長於通訊協定所指定的 TinIT,MASTER 的 First Stop 狀態
A First Stop state for a period longer than TinIT,MASTER as specified by the Protocol| A First Stop state | | :--- | | for a period longer | | than TinIT,MASTER as | | specified by the | | Protocol |

任何以長初始化停止狀態結束的 LP 訊號序列
Any LP signaling sequence that ends with a long Initialization Stop state| Any LP signaling | | :--- | | sequence that | | ends with a long | | Initialization Stop | | state |
 從屬關閉  斷電  任何 LP 國家  開機  任何
 從站啟動

開機或通訊協定請求
Power-up or Protocol request| Power-up or | | :--- | | Protocol request |
RX-Stop

觀察輸入端的停止狀態一段時間 TinIT,SLAVE(如協定所規定)。
Observe Stop state at the inputs for a period TinIT,SLAVE as specified by the Protocol| Observe Stop state | | :--- | | at the inputs for a | | period TinIT,SLAVE as | | specified by the | | Protocol |

以第一個長初始化停止週期結束的任何 LP 訊號序列
Any LP signaling sequence which ends with the first long Initialization Stop period| Any LP signaling | | :--- | | sequence which | | ends with the first | | long Initialization | | Stop period |
State Entry Conditions Exit State Exit Conditions Line Levels Master Off Power-down Master Initialization Power-up "Any LP level except Stop States for periods >100us" Master Init "Power-up or Protocol request" TX-Stop "A First Stop state for a period longer than TinIT,MASTER as specified by the Protocol" "Any LP signaling sequence that ends with a long Initialization Stop state" Slave Off Power-down Any LP state Power-up Any Slave Init "Power-up or Protocol request" RX-Stop "Observe Stop state at the inputs for a period TinIT,SLAVE as specified by the Protocol" "Any LP signaling sequence which ends with the first long Initialization Stop period"| State | Entry Conditions | Exit State | Exit Conditions | Line Levels | | :--- | :--- | :--- | :--- | :--- | | Master Off | Power-down | Master Initialization | Power-up | Any LP level <br> except Stop States <br> for periods >100us | | Master Init | Power-up or <br> Protocol request | TX-Stop | A First Stop state <br> for a period longer <br> than TinIT,MASTER as <br> specified by the <br> Protocol | Any LP signaling <br> sequence that <br> ends with a long <br> Initialization Stop <br> state | | Slave Off | Power-down | Any LP state | Power-up | Any | | Slave Init | Power-up or <br> Protocol request | RX-Stop | Observe Stop state <br> at the inputs for a <br> period TinIT,SLAVE as <br> specified by the <br> Protocol | Any LP signaling <br> sequence which <br> ends with the first <br> long Initialization <br> Stop period |

 6.12 校正


PHY 組態內的每個 Lane,在供電並啟用後,可能有三種不同的功耗等級:高速傳輸模式、低功耗模式和超低功耗狀態。有關超低功率狀態的詳細資訊,請參閱第 6.6.3 節和第 6.8 節。這些模式之間的轉換應由 PHY 處理。

 6.11 初始化


上電後,當 Master PHY 驅動停止狀態 (LP-11) 的時間長於 T INIT T INIT  T_("INIT ")\mathrm{T}_{\text {INIT }} 時,Slave 端 PHY 應初始化。長於指定 T INIT T INIT  T_("INIT ")\mathrm{T}_{\text {INIT }} 的第一個停止狀態稱為初始化週期。Master PHY 本身應透過系統或通訊協定輸入信號 (PPI) 來初始化。主端應確保在主端初始化之前,線路上不會發生長於 T INIT T INIT  T_("INIT ")\mathrm{T}_{\text {INIT }} 的停止狀態。從屬端(Slave)應忽略初始化期間之前未指定長度的間隔內的所有線路狀態。在多車道配置中,所有車道必須同時初始化。

請注意, T INIT T INIT  T_("INIT ")\mathrm{T}_{\text {INIT }} 被視為與通訊協定相關的參數,因此 T INIT,MASTER T INIT,MASTER  T_("INIT,MASTER ")\mathrm{T}_{\text {INIT,MASTER }} T INIT,SlaVe T INIT,SlaVe  T_("INIT,SlaVe ")\mathrm{T}_{\text {INIT,SlaVe }} (分別為傳送器和接收器的初始化停止狀態長度)的確實要求是由通訊協定層規格所定義的,不在本文件的範圍內。但是,DPHY 規格確實對 T INIT,MASTER T INIT,MASTER  T_("INIT,MASTER ")T_{\text {INIT,MASTER }} T INIT,SLAVE T INIT,SLAVE  T_("INIT,SLAVE ")\mathrm{T}_{\text {INIT,SLAVE }} 的長度設定了最小約束,它們各自不得小於 100 μ s 100 μ s 100 mus100 \mu \mathrm{~s} 。使用 D -PHY 規格的通訊協定層規格可以指定任何大於此限制的值,例如 T INIT,MASTER 1 ms T INIT,MASTER  1 ms T_("INIT,MASTER ") >= 1ms\mathrm{T}_{\text {INIT,MASTER }} \geq 1 \mathrm{~ms} T INIT,SLAVE = 500 T INIT,SLAVE  = 500 T_("INIT,SLAVE ")=500\mathrm{T}_{\text {INIT,SLAVE }}=500 800 μ s 800 μ s 800 mus800 \mu \mathrm{~s}

表 15 初始化狀態

對於支援 > 1.5 Gbps 的 DUT,接收器偏移應由發送器啟動。如圖 24 所示,發射器應發送特殊的偏移突發(deskew burst)。當操作速率高於 1.5 Gbps 或變更為任何速率高於 1.5 Gbps 時,在正常操作的高速資料傳輸前,應傳送初始偏移序列。以 1.5 Gbps 或以下的速率運作時,可選擇傳輸初始偏移順序。無論資料傳輸率為何,週期性偏移(Periodic Deskew)都是選擇性的。


當狀態改變時,例如從 ULPS 到 HS,只要 HS 運作恢復到先前已傳送初始偏移序列的速率,則可選擇傳送任何偏移序列。



A. 用於 HS Skew 校正的 HS 同步序列 ('11111111_11111111')。


B. 與時鐘通道 ('01010101')相同


rarr\rightarrow 在 RX 端執行 HS Skew-Calibration


C. 一般 HS 模式的 HS 同步序列 ('00011101')。


D. HS 有效負載資料

圖 24 偏斜校正中的高速資料傳輸


圖 24 偏斜校正中的高速資料傳輸


發射器偏移突發應使用由所有 1 組成的同步模式,持續時間為 16 UI。在同步模式傳送之後,有效負載應該是一個時鐘模式 ( 01010101 01010101 01010101 dots01010101 \ldots ),對於初始偏移校準,其最短持續時間為 2 15 2 15 2^(15)2^{15} UI,對於週期性校準,其最短持續時間為 2 10 2 10 2^(10)2^{10} UI。請參閱圖 25 和圖 26。


正常模式下的高速資料傳輸


高速偏斜校正


圖 25 正常模式 vs 偏斜校正

正常模式下的高速資料傳輸


高速偏斜校正


圖 26 正常模式 vs 偏斜校正 (放大)


接收器必須偵測到偏移同步模式,並在偵測到時啟動偏移校正。發送器偏移順序傳輸應在發送器組態控制下,同時在所有作用中的通道上啟動。開始傳輸順序如表 16 所述,結束傳輸順序如表 17 所述。

表 16 偏斜開始校正順序
 TX 側  RX 側

驅動器停止狀態 (LP-11)
 觀察停止狀態

驅動時間 TLPX 的 HS-Rqst 狀態 (LP-01)

觀察線路上從 LP-11 到 LP-01 的轉換
TX Side RX Side Drives stop state (LP-11) Observes stop state Drives HS-Rqst state (LP-01) for time TLPX Observes transition from LP-11 to LP-01 on the lines| TX Side | RX Side | | :--- | :--- | | Drives stop state (LP-11) | Observes stop state | | Drives HS-Rqst state (LP-01) for time TLPX | Observes transition from LP-11 to LP-01 on the lines |
 TX 側  RX 側

驅動橋接狀態 (LP-00) 的時間 THS-PREPARE

觀察線路上從 LP-01 到 LP-00 的轉換,並在時間 TD-TERMEN ^(∣)^{\mid} 之後啟用線路終止。
Observes transition from LP-01 to LP-00 on the lines, and enables line termination after time TD-TERMEN ^(∣)| Observes transition from LP-01 to LP-00 on the | | :--- | | lines, and enables line termination after time | | TD-TERMEN $^{\mid}$ |

同時啟用高速驅動器和停用低功耗驅動器
Simultaneously enables high-speed driver and disables low-power drivers| Simultaneously enables high-speed driver and | | :--- | | disables low-power drivers |

驅動 HS-0 一段時間 THS-ZERO

啟用 HS-RX,並等待計時器 THs-SETTLE 過期,以忽略轉換效應
Enables HS-RX and waits for timer THs-SETTLE to expire in order to neglect transition effects| Enables HS-RX and waits for timer THs-SETTLE to | | :--- | | expire in order to neglect transition effects |

開始尋找領導序列

插入高速同步序列以進行高速偏移校正:'11111111_11111111',從時脈上升沿開始。
Inserts the high-speed sync sequence for high- speed skew-calibration: '11111111_11111111' beginning on a rising clock edge| Inserts the high-speed sync sequence for high- | | :--- | | speed skew-calibration: '11111111_11111111' | | beginning on a rising clock edge |

識別到領導序列時進行同步:'1111_1111
Synchronizes upon recognition of leader sequence: '1111_1111'| Synchronizes upon recognition of leader sequence: | | :--- | | '1111_1111' |

接收 '01010101' 資料
Receives '01010101' data| Receives '01010101' data | | :--- |

繼續傳輸與時鐘通道相同的高速資料:'01010101
Continues to transmit high speed data that is the same as the clock lane: '01010101'| Continues to transmit high speed data that is the | | :--- | | same as the clock lane: '01010101' |

執行時脈與資料通道間的高速偏移校正
Performs high-speed skew-calibration between clock and data lanes| Performs high-speed skew-calibration between clock | | :--- | | and data lanes |

完成時脈與資料通道間的高速偏移校正
Finishes high-speed skew-calibration between clock and data lanes| Finishes high-speed skew-calibration between clock | | :--- | | and data lanes |
TX Side RX Side Drives bridge state (LP-00) for time THS-PREPARE "Observes transition from LP-01 to LP-00 on the lines, and enables line termination after time TD-TERMEN ^(∣)" "Simultaneously enables high-speed driver and disables low-power drivers" Drives HS-0 for a time THS-ZERO "Enables HS-RX and waits for timer THs-SETTLE to expire in order to neglect transition effects" Starts looking for leader sequence "Inserts the high-speed sync sequence for high- speed skew-calibration: '11111111_11111111' beginning on a rising clock edge" "Synchronizes upon recognition of leader sequence: '1111_1111'" "Receives '01010101' data" "Continues to transmit high speed data that is the same as the clock lane: '01010101'" "Performs high-speed skew-calibration between clock and data lanes" "Finishes high-speed skew-calibration between clock and data lanes" | TX Side | RX Side | | :--- | :--- | | Drives bridge state (LP-00) for time THS-PREPARE | Observes transition from LP-01 to LP-00 on the <br> lines, and enables line termination after time <br> TD-TERMEN $^{\mid}$ | | Simultaneously enables high-speed driver and <br> disables low-power drivers | | | Drives HS-0 for a time THS-ZERO | Enables HS-RX and waits for timer THs-SETTLE to <br> expire in order to neglect transition effects | | | Starts looking for leader sequence | | Inserts the high-speed sync sequence for high- <br> speed skew-calibration: '11111111_11111111' <br> beginning on a rising clock edge | Synchronizes upon recognition of leader sequence: <br> '1111_1111' | | | Receives '01010101' data | | Continues to transmit high speed data that is the <br> same as the clock lane: '01010101' | Performs high-speed skew-calibration between clock <br> and data lanes | | | Finishes high-speed skew-calibration between clock <br> and data lanes | | | |

表 17 傾斜末端校正順序
 TX 側  RX 側

完成傳送 '01010101' 資料

接收 '01010101' 資料

THS-TRAIL {f03c6eb09-97e3-4aa5-a372-4bbf76546346}停止狀態 (LP-11) 一段時間 THS-EXIT 偵測線路離開 LP-00 狀態並進入停止狀態 (LP-11),並禁止終止。

忽略最後期間 THS-SKIP 的位元,以隱藏轉換效果
Neglects bits of last period THS-SKIP to hide transition effects| Neglects bits of last period THS-SKIP to hide transition | | :--- | | effects |

偵測有效資料的最後一次轉換、決定最後一個有效資料位元組並跳過預告序列
Detects last transition of valid data, determines last valid data byte and skip trailer sequence| Detects last transition of valid data, determines last | | :--- | | valid data byte and skip trailer sequence |

開始尋找領導序列
TX Side RX Side Completes transmission of '01010101' data Receives '01010101' data "Toggles differential state immediately after last payload data bit and holds that state for a time THS-TRAIL {f03c6eb09-97e3-4aa5-a372-4bbf76546346}the stop state (LP-11) for a time THS-EXIT""Detects the lines leaving LP-00 state and entering the stop state (LP-11), and disables termination" "Neglects bits of last period THS-SKIP to hide transition effects" "Detects last transition of valid data, determines last valid data byte and skip trailer sequence" Starts looking for leader sequence| TX Side | RX Side | | :--- | :--- | | Completes transmission of '01010101' data | Receives '01010101' data | | Toggles differential state immediately after last <br> payload data bit and holds that state for a time <br> THS-TRAIL {f03c6eb09-97e3-4aa5-a372-4bbf76546346}the stop state (LP-11) for a time THS-EXITDetects the lines leaving LP-00 state and entering <br> the stop state (LP-11), and disables termination | | | | Neglects bits of last period THS-SKIP to hide transition <br> effects | | | Detects last transition of valid data, determines last <br> valid data byte and skip trailer sequence | | | Starts looking for leader sequence |

 請注意:


在 skew 校正時間內,RX 端必須完成高速 skew 校正。TX 端並不知道 RX 端已完成校正。

631 TsKewcal 最大值在初始校正時為 100 μ sec 100 μ sec 100 musec100 \mu \mathrm{sec} ,在週期性校正時為 10 μ sec 10 μ sec 10 musec10 \mu \mathrm{sec} 最大值。


632 時序參數如表 18 所示。

表 18 偏斜校正時序參數
 參數  說明  最小值  類型  最大值  單位  注意事項
TSKEWCAL_SYNC

傳送器驅動偏移校正同步模式的時間,FFFFH
Time that the transmitter drives the skew- calibration sync pattern, FFFFH| Time that the transmitter drives the skew- | | :--- | | calibration sync pattern, FFFFH |
16 UI
TSKEWCAL

傳送器在初始偏斜校正模式下驅動偏斜校正模式的時間
Time that the transmitter drives the skew- calibration pattern in the initial skew- calibration mode| Time that the transmitter drives the skew- | | :--- | | calibration pattern in the initial skew- | | calibration mode |
100 μ s μ s mus\mu \mathrm{~s}
2 15 2 15 2^(15)2^{15} UI
TSKEWCAL
TSKEWCAL| TSKEWCAL | | :--- |

在週期性偏斜校正模式中,傳送器驅動偏斜校正模式的時間
Time that the transmitter drives the skew- calibration pattern in the periodic skew- calibration mode| Time that the transmitter drives the skew- | | :--- | | calibration pattern in the periodic skew- | | calibration mode |
10 μ s μ s mus\mu \mathrm{~s}
UI
Parameter Description Min Typ Max Unit Notes TSKEWCAL_SYNC "Time that the transmitter drives the skew- calibration sync pattern, FFFFH" 16 UI TSKEWCAL "Time that the transmitter drives the skew- calibration pattern in the initial skew- calibration mode" 100 mus 2^(15) UI "TSKEWCAL" "Time that the transmitter drives the skew- calibration pattern in the periodic skew- calibration mode" 10 mus UI | Parameter | Description | Min | Typ | Max | Unit | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | TSKEWCAL_SYNC | Time that the transmitter drives the skew- <br> calibration sync pattern, FFFFH | | 16 | | UI | | | TSKEWCAL | Time that the transmitter drives the skew- <br> calibration pattern in the initial skew- <br> calibration mode | | | 100 | $\mu \mathrm{~s}$ | | | | $2^{15}$ | | | UI | | | | TSKEWCAL | Time that the transmitter drives the skew- <br> calibration pattern in the periodic skew- <br> calibration mode | | | 10 | $\mu \mathrm{~s}$ | | | | | | | UI | | |

對於週期性的偏移校正,傳送器必須在傳送偏移序列之前完成目前的序列。

  1. 在接收器傾斜校正期間,接收器的輸入端會出現抖動訊號。接收器偏移區塊應在展頻時脈的作用模式下正常運作。週期性偏移的目的是微調由初始偏移序列所建立的偏移。

  2. 由於是轉發時脈連結,抖動頻譜含量應維持在下列範圍內:

最小抖動頻率應計算為 (data_rate[b/s])/20。

 範例值:

  • 225 MHz,在 4.5 Gb / s 4.5 Gb / s 4.5Gb//s4.5 \mathrm{~Gb} / \mathrm{s}
  •   2.5 Gb / s 2.5 Gb / s 2.5Gb//s2.5 \mathrm{~Gb} / \mathrm{s} 時為 125 MHz
  •   1.5 Gb / s 1.5 Gb / s 1.5Gb//s1.5 \mathrm{~Gb} / \mathrm{s} 時為 75 MHz

最大抖動頻率應計算為 (data_rate[b/s])/2。


6.13 全局操作流程圖


所有先前描述的操作方面(包括或不包括選購部分)都包含在 Lane Module 中。圖 27 顯示資料傳輸線模組的操作流程圖。在 TX 和 RX 中,可以區分出四個主要流程:高速傳輸、逃逸模式、轉換和初始化。


圖 27 資料通道模組狀態圖


圖 28 顯示 Clock Lane Module 的狀態圖。Clock Lane 模組有四種主要運作狀態:初始(未指定持續時間)、低功耗停止狀態、超低功耗狀態和高速時脈傳輸。圖中也顯示了前述的轉換狀態。


圖 28 時鐘通道模組狀態圖


6.14 資料速率相關參數 (說明性)


D-PHY 的高速資料傳輸速率可編程至特定實作所決定的值。SoT 和 EoT 序列之間的任何個別資料傳輸都必須以指定的固定速率進行。然而,在初始化時、從 ULP 狀態開始退出之前,或在停止狀態中,只要 HS 時鐘未在運行,就允許重新編程 D-PHY 高速傳輸的資料傳輸率。資料速率重新編程的方法不在本文件的範圍內。

本文件中的許多時間參數值指定為固定時間與特定高速 UI 數量的總和。如果改變資料傳輸率,因而改變 UI 值,則可能需要重新計算這些參數。表 14 列出了這些參數及其允許值。為了清楚起見,在此重複參數名稱和用途。


6.14.1 僅包含使用者介面值的參數


T ClK-PRe ClK-PRe  _("ClK-PRe ")_{\text {ClK-PRe }} 是主站在 HS 模式中重新啟動後,開始傳輸任何資料之前,必須透過時脈通道傳送的高速時脈週期的最小數目。如果從站端的特定通訊協定需要比 T CLK-PRE T CLK-PRE  T_("CLK-PRE ")\mathrm{T}_{\text {CLK-PRE }} 更多的時脈週期,則主站端通訊協定應確保傳送這些時脈週期。


6.14.2 包含時間和 UI 值的參數


有幾個參數指定為顯式時間與 UI 數量的總和。一般而言,顯式時間值是在指定驅動電壓和線路終止值的情況下,從互連充電和放電至指定值所需的時間得出。因此,顯式時間值與資料速率無關。使用類比計時器和 HS 時鐘計數器的總和來確保實作滿足這些參數是可以想像的。如果僅透過計數 HS 時脈週期來實現這些明確時間值,計數值就是資料速率的函數,因此必須在資料速率改變時改變。


T D -term-en T D -term-en  T_(D"-term-en ")\mathrm{T}_{\mathrm{D} \text {-term-en }} 是啟用資料通道接收器線終止的時間,從 Dn 橫越 V IL,MAX. V IL,MAX.  V_("IL,MAX. ")V_{\text {IL,MAX. }} 開始測量。


T HS -PREPARE T HS -PREPARE  T_(HS"-PREPARE ")\mathrm{T}_{\mathrm{HS} \text {-PREPARE }} ,是在資料巷開始 HS 傳輸前驅動 LP-00 的時間。


T HS-PRepare + T HS-zero,Min T HS-PRepare  + T HS-zero,Min  T_("HS-PRepare ")+T_("HS-zero,Min ")\mathrm{T}_{\text {HS-PRepare }}+\mathrm{T}_{\text {HS-zero,Min }} 是驅動 LP-00 準備開始 HS 傳輸的時間,加上傳送 HS-0 的時間(即在傳送 SoT Sync 序列之前,開啟線路端接並使用 HS 驅動器驅動互連)的總和。


T HS -TRAIL T HS -TRAIL  T_(HS"-TRAIL ")\mathrm{T}_{\mathrm{HS} \text {-TRAIL }} 是傳送器在傳送 HS 傳送序列的最後一個有效負載資料位元後,必須驅動翻轉的最後一個資料位元的時間。接收器需要這段時間來確定 EoT。


T HS -SKIP T HS -SKIP  T_(HS"-SKIP ")\mathrm{T}_{\mathrm{HS} \text {-SKIP }} 是接收器必須「倒退」並跳過資料以忽略 EoT 序列過渡期的時間。


T CLK-Post,Min T CLK-Post,Min  T_("CLK-Post,Min ")\mathrm{T}_{\text {CLK-Post,Min }} 是傳送器在 HS 傳送猝發後,最後一個資料通道轉換到 LP 模式後,繼續傳送 HS 時鐘的最短時間。如果特定的接收器實作需要比 T CLK-POST,MIN T CLK-POST,MIN  T_("CLK-POST,MIN ")\mathrm{T}_{\text {CLK-POST,MIN }} 更多的時脈週期來完成接收,則發送器必須提供足夠的時脈來完成接收。


6.14.3 僅包含時間值的參數


有幾個參數僅指定為明確的時間值。如第 6.14.2 節所述,這些明確時間值通常來自於互連充電和放電所需的時間,因此與資料速率無關。可以想像使用類比計時器或 HS 時鐘計數器來確保實作滿足這些參數。但是,如果僅透過計數 HS 時鐘週期來實現這些時間值,計數值就是資料速率的函數,因此,當資料速率改變時,計數值就必須改變。

下列參數僅以時間值為基礎:
  • THS-SKIP,MIN
  • TCLK-MISS,MAX
  • TClk-term-en
  •  TClK-準備


6.14.4 僅包含不依據資料速率的時間值的參數


即使高速時脈關閉,也必須遵守表 14 中的其餘參數。這些參數包括低功率和初始化狀態持續時間,以及 LP 訊號間隔。雖然這些參數與 HS 資料速率無關,但某些 D-PHY 實作可能需要在資料速率改變時調整這些值。

 6.15 互操作性


表 19 總結了 Tx 的 DPHY 規格版本和 Rx 的 D-PHY 規格版本所有可能組合的整合和向下相容性。表中顯示了每種可能組合的最大作業速度,並指出需要進行除錯初始化的四種組合。例如,D-PHY v2.0 Tx 和 D-PHY v1.2 Rx 在不使用偏移初始化的情況下,相容速度最高可達 1.5 Gbps,而在使用偏移初始化的情況下,相容速度最高可達 2.5 Gbps。

表 19 D-PHY 版本整合與向下相容性

 請注意:

包含虛線 ( ^(-)-{ }^{-}- ) 的儲存格表示不需要進行 Deskew 初始化。

 7 故障偵測


有三種不同的機制可偵測 Link 的故障。匯流排爭用和錯誤偵測功能包含在 D-PHY 內。這些功能應該可以偵測到許多典型的故障。然而,有些故障無法在 D-PHY 內偵測到,而需要通訊協定層級的解決方案。因此,第三個偵測機制是一組應用程式特定的看門狗計時器。


7.1 爭用偵測


如果一個雙向 Lane 模組和一個單向模組結合在一個 Lane 中,則只有單向功能可用。因為在這種情況下,一個雙向 PHY 模組的額外功能無法從功能有限的 PHY 端可靠地控制,所以應安全地停用雙向模組的雙向功能。否則在某些情況下可能會發生死鎖,只能透過系統斷電和重新初始化程序來解決。

在正常操作期間,除了某些過渡時期外,連結的一邊在任何特定時間都必須驅動一條車道。由於錯誤或系統故障,一條 Lane 最終可能會處於不理想的狀態,即 Lane 被兩邊驅動或完全不被驅動。這種情況最終會導致狀態衝突,稱為爭用。

所有具有 LP 雙向性的車道模組必須包含爭用偵測功能,以偵測下列爭用情況:

  • 同一條線路兩端的模組會互相驅動相反的 LP 電平。在這種情況下,線路電壓會穩定在 V OL,MIN V OL,MIN  V_("OL,MIN ")\mathrm{V}_{\text {OL,MIN }} V OH , MAx V OH , MAx V_(OH,MAx)\mathrm{V}_{\mathrm{OH}, \mathrm{MAx}} 之間的某個值。由於 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 大於 V IHCD V IHCD V_(IHCD)\mathrm{V}_{\mathrm{IHCD}} ,因此穩定值永遠會高於 V IHCD V IHCD V_(IHCD)\mathrm{V}_{\mathrm{IHCD}} 、低於 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 或同時高於 V IHCD V IHCD V_(IHCD)\mathrm{V}_{\mathrm{IHCD}} V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 。請參閱第 8 節。這可確保至少有一邊 (可能是兩邊) 的連結會偵測到故障狀況。

  • 在同一條線路上,一側的模組驅動 LP-高電壓,而另一側驅動 HS-低電壓。在這種情況下,線路電壓會穩定到低於 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 的值。在傳輸 LP-high 的一側應偵測到爭用。

第一種情況可由 LP-CD 和 LP-RX 功能的組合偵測出來。LP-RX 功能應能偵測到第二種爭用狀況。有關 LP-CD 和 LP-RX 電氣規格的詳細資訊,請參閱第 9 節。除了前一狀態為 TX-ULPS 的情況外,在轉換到新狀態之前應檢查爭用情況。由於位元週期未定義,而且可能沒有時脈,因此 ULPS 中的爭用檢測不是必需的。

發現爭議後,《協議》應採取適當措施解決問題。


7.2 序列錯誤偵測


如果 Lane 訊號因任何原因而損壞,接收的 PHY 可能會偵測到訊號順序錯誤。PHY 內部偵測到的錯誤可透過 PPI 傳送至通訊協定。這種錯誤偵測是可選的,但強烈建議使用,因為它可以增強可靠性。下列順序錯誤可以區分:
  •  SoT 錯誤
  •  SoT 同步錯誤
  •  EoT 同步錯誤

  • Escape 輸入指令錯誤

  • LP 傳輸同步錯誤
  •  假控制錯誤

 7.2.1 SoT 錯誤


高速傳輸開始的 Leader 序列對任何單位元錯誤和某些多位元錯誤都具有容錯能力。因此,同步可能可用,但對有效負載資料的信心較低。如果發生這種情況,則會顯示 SoT Error。


7.2.2 SoT 同步錯誤


如果 SoT Leader 序列損毀,無法預期正常同步,則會顯示 SoT Sync Error。


7.2.3 EoT 同步錯誤


EoT Sync Error(EoT 同步錯誤)會在傳輸的最後一位元不符合位元組邊界時顯示。此錯誤僅會在偵測到 LP-11 時進行 EoT 處理時顯示。


7.2.4 Escape 模式輸入指令錯誤


如果接收的 Lane 模組無法辨識所接收的 Escape 模式輸入指令,則會顯示 Escape 模式輸入指令錯誤。


7.2.5 LP 傳輸同步錯誤


在低功率資料傳輸程序結束時,如果資料未同步至 Byte 界線,則會顯示 Escape Sync Error 訊號。


7.2.6 虛假控制錯誤


如果 LP-Rqst (LP-10) 後面沒有有效 Escape 或 Turnaround 序列的剩餘部分,則會顯示 False Control Error(假控制錯誤)。如果 HS-Rqst (LP-01) 後面沒有正確的 Bridge State (LP-00),也會顯示此錯誤。


7.3 通訊協定看門狗計時器 (說明性)


PHY 不可能偵測到所有的故障情況。因此,需要額外的通訊協定層級超時機制,以限制某些模式和狀態的最長持續時間。


7.3.1 HS RX 超時


在 HS RX 模式中,如果在某段時間內沒有收到 EoT,通訊協定就會超時。超時期間可以特定於通訊協定。


7.3.2 HS TX 超時


HS TX 中的最大傳輸長度是有界線的。超時時間是特定於通訊協定的。


7.3.3 逃脫模式逾時


裝置在 Escape 模式中可能會超時。超時時間應該大於其他裝置的 Escape mode Silence Limit。超時時間視協定而定。


7.3.4 逃脫模式靜音逾時


在 Escape 模式期間,裝置可能有一個 LP TX-00 的限定長度,之後其他裝置可能會超時。超時期間是特定於通訊協定的。例如,顯示模組應該有一個 Escape mode Silence Limit(逃生模式沉默限制),之後,主機處理器就可以超時。

 7.3.5 翻轉錯誤


Turnaround 程序總是從停止狀態開始。此程序以一連串的低功率狀態開始,最後以橋接狀態 (LP-00) 結束,在此過程中,驅動端進行交換。程序的最後結束是回應,包括一個 Turn State(轉回狀態),接著是另一邊驅動的 Stop State(停止狀態)。如果事件的實際順序違反了正常的 Turnaround 程序,「False Control Error」(假控制錯誤)可能會被標記到通訊協定中。請參閱第 7.2.6 節。Turn State(回轉狀態)回應是正確完成回轉程序的確認。如果在某段時間內沒有收到確認,通訊協定應超時並採取適當的措施。這段時間應該大於特定系統可能的最長 Turnaround 時間。在 PHY 中,此狀況沒有超時。


8 互連與車道組態


發射器與接收器之間的互連可傳輸 D-PHY 通訊中使用的所有訊號。這包括高速、低電壓信號 I/O 技術,以及控制功能的低速、低功率信號。因此,實體連接必須以平衡、差動、點對點的傳輸線路實現。整體互連可由數個串聯的傳輸線段組成,例如印刷電路板、軟箔和電纜連接。


圖 29 點對點互連

 8.1 車道配置


一條 Lane 的完整實體連接包括每邊的傳送器 (TX)、和/或接收器 (RX),以及中間的傳輸線互連結構 (TLIS)。因此,整體 Lane 效能取決於這三個元素的組合。這些元件之間的分割被定義為在模組 (IC) 引腳上。本節定義了訊號路徑所需的傳輸線互連結構效能,以及 TX 和 RX 的 I/O 元件反射特性。如此可確保 Lane 的整體運作正確無誤。

就物理尺寸而言,傳輸線互連結構通常是最大的部分。除了印刷電路板和軟箔跡線之外,這也可能包括通孔和連接器等元件。

 8.2 邊界條件


每條線的參考特性阻抗等級為 100 Ohm 微分、50 Ohm 單端,以及兩條線共 25 Ohm 共模。50 Ohm 的單端操作阻抗等級對於測試和特性分析也很方便。


Lane 的所有三個部分都需要此典型阻抗等級:TX、TLIS 和 RX。互連特性阻抗的公差以及 TX 和 RX 的線路端接阻抗公差是透過整個工作頻率範圍內的 S 參數範本來指定的。


差分通道也用於 LP 單端信號。因此,強烈建議僅應用耦合非常鬆散的差分傳輸線。

跨越互連的訊號飛行時間不得超過兩納秒。

 8.3 定義


頻率 'fh「 是工作資料傳輸率的基頻,例如,對於 1 Gb / s 1 Gb / s 1Gb//s1 \mathrm{~Gb} / \mathrm{s} 的工作資料傳輸率,」fh' 是 500 MHz。


頻率 ' fh MAX fh MAX fh_(MAX)\mathrm{fh}_{\mathrm{MAX}} ' 是裝置規格,表示特定裝置所支援的最大 fh。

頻率 ' f LP , MAX f LP , MAX f_(LP,MAX)\mathrm{f}_{\mathrm{LP}, \mathrm{MAX}} ' 是 Low-Power 模式的最大切換頻率。


RF 干擾頻率以 ' f INT f INT f_(INT)\mathrm{f}_{\mathrm{INT}} ' 表示,其中 f INT , MIN f INT , MIN f_(INT,MIN)\mathrm{f}_{\mathrm{INT}, \mathrm{MIN}} 定義相關 RF 干擾者頻段的下限。

對於支援最高 1.5 Gbps 資料傳輸率的裝置,頻率 f MAX f MAX f_(MAX)\mathrm{f}_{\mathrm{MAX}} ( 1 / 5 t F , M I N , 1 / 5 t R , M I N ) 1 / 5 t F , M I N , 1 / 5 t R , M I N (1//5t_(F,MIN),1//5t_(R,MIN))\left(1 / 5 t_{F, M I N}, 1 / 5 t_{R, M I N}\right) 的最大值定義,其中 t R t R t_(R)t_{R} t F t F t_(F)t_{F} 是高速訊號的上升和下降時間。


對於支援 1.5 Gbps , f MAX 1.5 Gbps , f MAX 1.5Gbps,f_(MAX)1.5 \mathrm{Gbps}, \mathrm{f}_{\mathrm{MAX}} 以上資料傳輸率的裝置為 3 / 4 3 / 4 3//43 / 4 * 資料傳輸率。

頻率 ' fh MIN fh MIN fh_(MIN)\mathrm{fh}_{\mathrm{MIN}} ' 定義為 fh MIN = fh / 10 fh MIN = fh / 10 fh_(MIN)=fh//10\mathrm{fh}_{\mathrm{MIN}}=\mathrm{fh} / 10


8.4 S 參數規格


對於 TX、TLIS 和 RX,透過混合模式、4 埠參數對於 TLIS,透過混合模式、反射(回波損耗)參數對於 RX 和 TX,透過 S 參數要求來指定物理連接的所需性能。S 參數限制是透過範本在整個工作頻率範圍內定義的。

差分傳輸特性最為相關,因此本規格使用混合模式參數。由於性能需求取決於目標比特率,因此大多數 S 參數要求都是以比特率為標準化頻率軸來指定的。只有對於抑制外部 (RF) 干擾很重要的參數,才會以絕對頻率規格來指定。此規格延伸至 f MAX. f MAX.  f_("MAX. ")\mathrm{f}_{\text {MAX. }} 。超過此頻率時,電路本身應足以抑制高頻干擾信號。

僅指定 TLIS 的整體效能以及 RX 和 TX 的最大反射。這完全指定了 RX/TX 模組引腳的訊號行為。將損耗、反射和模式轉換預算細分為 TLIS 的個別物理分數,則由系統設計人員自行決定。附件 B 包括一些系統設計的經驗規則和訊號路由指引。


8.5 特性條件


所有 S 參數定義都是基於 50 Ω 50 Ω 50 Omega50 \Omega 阻抗參考電平。如圖 30 所示,可以使用測量系統進行特性分析。


圖 30 設定 RX、TX 和 TLIS 的 Sparameter 特性


S 參數的語法是 S[測量模式][驅動模式][測量埠][驅動埠]。舉例說明:TLIS 的 Sdd21 是連接埠 2 的差動訊號,由於連接埠 1 的差動訊號驅動;Sdc22 是連接埠 2 的測量差動反射訊號,由於連接埠 2 的共用訊號驅動。


8.6 互連規格


傳輸線信號路由 (TLSR) 是透過頻率範圍內的混合模式 4 埠 S 参数行為範本來指定的。這包括差模和共模、插入損耗和回波損耗,以及模式轉換限制。


8.6.1 差異特性


8.6.1.1 數據速率 8 0 8 0 >= 80\geq \mathbf{8 0} Mbps 和 1 . 5 1 . 5 <= 1.5\leq \mathbf{1 . 5} Gbps 的差分插入損耗


當支援資料速率 80 Mbps 80 Mbps >= 80Mbps\geq 80 \mathrm{Mbps} 1.5 1.5 <= 1.5\leq 1.5 Gbps 時,TLIS 的差分傳輸行為 (插入損耗) 應符合圖 31 所示的 Sdd21 模版,其中 i j i j i!=j\mathrm{i} \neq \mathrm{j} .


圖 31 差動插入損耗、資料速率 80 Mbps 80 Mbps >= 80Mbps\geq 80 \mathrm{Mbps} 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 的範本


8.6.1.2 數據速率 > 1.5 Gbps 和 <=\leq 4.5 Gbps 的差分插入損失


當支援資料速率 > 1.5 Gbps 和 4.5 4.5 <= 4.5\leq 4.5 Gbps 時,TLIS 的差分傳輸行為 (插入損耗) 應符合圖 32 所示的 Sdd21 模版,其中 i j i j i!=j\mathrm{i} \neq \mathrm{j} .


圖 32 差分插入損耗的範本,資料速率 > 1.5 Gbps 和 4.5 4.5 <= 4.5\leq 4.5 Gbps


定義了三個參考通道 (短、標準和長),以支援廣泛的顯示器和攝影機應用。


標準參考頻道是預設要求,發射器/接收器必須支援。


短參考通道支援是可選的。在以降低互連損耗為目標的應用中,以及當發送器或接收器支援可選的省電模式時,可參考此通道以達到更佳的系統功率最佳化。


長參考通道支援是可選的。此功能的目的在於支援損耗較高的互連,例如 Chip-On-Glass (COG)。為了支援此類互連,可能需要限制資料傳輸率。COG 互連用於顯示面板,與其他解決方案相比,成本較低。然而,由於玻璃上的額外佈線、玻璃與 PCB 之間的接合,以及玻璃與矽之間的接合,它會增加互連的總損失。長通道建議的最大資料傳輸率為 2.5 Gbps。

第 10.4 節提供了使用這些參考通道的具體指南。


8.6.1.3 數據速率 80 80 >= 80\geq 80 Mbps 和 <=\leq 1.5 Gbps 的差分反射損失


當支援的資料速率為 80 Mbps 80 Mbps >= 80Mbps\geq 80 \mathrm{Mbps} 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 時,TLIS 兩個埠的差動反射係由 Sdd11 和 Sdd22 指定,並應符合圖 33 所示的範本。不符合差分反射系數可能會影響互操作性和操作。


圖 33 兩個連接埠的差分反射模板


8.6.1.4 資料傳輸速率 >1.5 Gbps 和 <=\leq 4.5 Gbps 的差動反射損失


當支援的資料速率為 > 1.5 Gbps > 1.5 Gbps > 1.5Gbps>1.5 \mathrm{Gbps} 4.5 Gbps 4.5 Gbps <= 4.5Gbps\leq 4.5 \mathrm{Gbps} 時,TLIS 兩個連接埠的差動反射係數由 Sdd11 和 Sdd22 指定,在 0 到 fmax 的範圍內應優於 -12 dB。不符合差分反射系數可能會影響互操作性和操作。


8.6.2 共模特性


共模插入損耗是透過差分插入損耗和線路內交叉耦合來隱含指定的。因此,共模插入損耗的要求等同於差分要求。


8.6.3 車道內交叉耦合


在 HS 傳輸期間作為差分線對應用的兩條線,在低功率模式期間也會單獨用於單端信號。因此,必須限制兩條線之間的耦合,以限制單端交叉耦合。兩條線之間的耦合定義為 S 參數 Scc21 和 Sdd21 或 Scc12 和 Sdd12 之差。無論是哪一種情況,對於 10 f LP,MAX 10 f LP,MAX  10**f_("LP,MAX ")10 * \mathrm{f}_{\text {LP,MAX }} 以下的頻率,其差值不得超過 -20 dB。


8.6.4 模式轉換限制


所有用於差動轉換為共模 (反之亦然) 的混合模式、4 埠 S-parameters 在頻率低於 f MAx f MAx  f_("MAx ")\mathrm{f}_{\text {MAx }} 時,不得超過 -26 dB 。這包括 Sdc12、Scd21、Scd12、Sdc21、Scd11、Sdc11、Scd22 和 Sdc22。


8.6.5 車道間交叉耦合


通道(時鐘和資料)間的共模和差分通道間交叉耦合應分別符合圖 34 和圖 35 所示的要求。


圖 34 線間共模交叉耦合模板


圖 35 車道間差分交叉耦合模板


8.6.6 車道間靜態偏移


當支援的資料傳輸率小於或等於 1.5 Gbps 時,任何資料通道與時脈通道之間的訊號延遲差異,對於所有頻率(包括 fh 在內)應小於 UI/50。對於高於 1.5 Gbps 的資料速率,請參閱表 30。
Sdd 12 data ( φ ) Sdd 12 clock ( φ ) ω < UI 50 Driver and Receiver Characteristics Sdd 12  data  ( φ ) Sdd 12 clock ( φ ) ω <  UI  50  Driver and Receiver Characteristics  (∣Sdd 12" data "(varphi)-Sdd 12 clock(varphi)∣)/(omega) < (" UI ")/(50)" Driver and Receiver Characteristics "\frac{\mid \operatorname{Sdd} 12 \text { data }(\varphi)-\operatorname{Sdd} 12 \operatorname{clock}(\varphi) \mid}{\omega}<\frac{\text { UI }}{50} \text { Driver and Receiver Characteristics }


8.7 驅動器與接收器特性


除了 TLIS 之外,Lane 還包括兩個 RX-TX 模組,每邊一個。本段說明這些 RX-TX 模組在 HS 模式下的反射行為(回波損耗)。RX-TX 模組內所有可能功能區塊的訊號特性請參閱第 9 節。


8.7.1 差異特性


高速 RX 模式下的 Lane 模組的差分反射由圖 36 所示的範本指定。


圖 36 用於車道模組接收器的差分反射模板


高速 TX 模式下 Lane 模組的差分反射由圖 37 所示的範本指定。


圖 37 Lane 模組發射器的差分反射模板


8.7.2 共模特性


高速 TX 和 RX 模式的共模回波損耗規格有所不同,因為 RX 並非直流端接至地。對於支援資料傳輸率高達 1.5 Gbps 的裝置,高速 TX 模式下 Lane 模組的共模反射從 f LP , MAX f LP , MAX f_(LP,MAX)\mathrm{f}_{\mathrm{LP}, \mathrm{MAX}} f MAX f MAX  f_("MAX ")\mathrm{f}_{\text {MAX }} 應小於 -6 dB;對於支援資料傳輸率高達 2.5 Gbps 的裝置,應小於 2.5 dB;對於支援資料傳輸率高達 4.5 Gbps 的裝置,應小於 -1 dB。

在高速 RX 模式下,Lane 模組的共模反射應符合圖 38 所示模板指定的限制。假設直流共模阻抗很高,這意味著在終端中心抽頭有足夠大的電容。最小值允許整合。雖然共模端接對於降低 RF 干擾者的影響特別重要,但 RX 要求限制了最相關頻段的反射。

 頻率 0 1 / 4 f INT , MIN 1 / 4 f INT  , MIN 1//4f_("INT ",MIN)1 / 4 \mathrm{f}_{\text {INT }, \mathrm{MIN}} f INT , MIN f INT , MIN f_(INT,MIN)\mathrm{f}_{\mathrm{INT}, \mathrm{MIN}} f MAX f MAX f_(MAX)\mathrm{f}_{\mathrm{MAX}}
支援的 PHY 資料傳輸速率
ScC RX , dB ScC RX , dB ScC_(RX),dB\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB} 0 0 -6 -6 80 Mbps & 1.5 Gbps 80 Mbps & 1.5 Gbps >= 80Mbps& <= 1.5Gbps\geq 80 \mathrm{Mbps} \& \leq 1.5 \mathrm{Gbps}
ScC RX , dB ScC RX , dB ScC_(RX),dB\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB} 0 0 -2.5 -2.5 > 1.5 Gbps & 2.5 Gbps > 1.5 Gbps & 2.5 Gbps > 1.5Gbps& <= 2.5Gbps>1.5 \mathrm{Gbps} \& \leq 2.5 \mathrm{Gbps}
ScC RX , dB ScC RX , dB ScC_(RX),dB\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB} 0 0 -4 -1 > 2.5 Gbps & 4.5 Gbps > 2.5 Gbps & 4.5 Gbps > 2.5Gbps& <= 4.5Gbps>2.5 \mathrm{Gbps} \& \leq 4.5 \mathrm{Gbps}
Frequency 0 1//4f_("INT ",MIN) f_(INT,MIN) f_(MAX) PHY Data Rate Supported ScC_(RX),dB 0 0 -6 -6 >= 80Mbps& <= 1.5Gbps ScC_(RX),dB 0 0 -2.5 -2.5 > 1.5Gbps& <= 2.5Gbps ScC_(RX),dB 0 0 -4 -1 > 2.5Gbps& <= 4.5Gbps| Frequency | 0 | $1 / 4 \mathrm{f}_{\text {INT }, \mathrm{MIN}}$ | $\mathrm{f}_{\mathrm{INT}, \mathrm{MIN}}$ | $\mathrm{f}_{\mathrm{MAX}}$ | PHY Data Rate Supported | | :---: | :---: | :---: | :---: | :---: | :---: | | $\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB}$ | 0 | 0 | -6 | -6 | $\geq 80 \mathrm{Mbps} \& \leq 1.5 \mathrm{Gbps}$ | | $\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB}$ | 0 | 0 | -2.5 | -2.5 | $>1.5 \mathrm{Gbps} \& \leq 2.5 \mathrm{Gbps}$ | | $\mathrm{ScC}_{\mathrm{RX}}, \mathrm{dB}$ | 0 | 0 | -4 | -1 | $>2.5 \mathrm{Gbps} \& \leq 4.5 \mathrm{Gbps}$ |

圖 38 RX 共模回波損耗範本


8.7.3 模式轉換限制


R X R X RXR X 的差分至共模轉換限制應為 26 d B 26 d B -26 dB-26 d B f MAX f MAX  f_("MAX ")f_{\text {MAX }}


9 電氣特性


PHY 可能包含下列電氣功能:高速傳送器 (HS-TX)、高速接收器 (HS-RX)、低功率傳送器 (LP-TX)、低功率接收器 (LP-RX) 和低功率爭用偵測器 (LP-CD)。PHY 不需要包含所有電氣功能,只需要包含特定 PHY 配置所需的功能。每個組態所需的功能在第 5 節中說明。任何 PHY 中包含的所有電氣功能都必須符合本節的規格。圖 39 顯示功能完整的 PHY 收發器所需的全套電氣功能。


圖 39 全功能 D-PHY 收發器的電氣功能


HS 傳送器和 HS 接收器用於傳輸 HS 資料和時鐘訊號。HS 發送器和接收器使用低電壓差分訊號來傳輸訊號。HS 接收器包含一個可切換的平行終端。

LP 發射器和 LP 接收器用作低功率信號機制。LP 發射器是推挽式驅動器,而 LP 接收器則是無端接的單端接收器。

差動 HS 模式和單端 LP 模式的信號電平不同。圖 40 分別在左側和右側顯示了 HS 和 LP 信號電平。HS 訊號電平低於 LP 低電平輸入閾值,因此 LP 接收器總是偵測到 HS 訊號的低電平。

所有絕對電壓電平都是相對於傳輸端的接地電壓。


圖 40 D-PHY 訊號層級

在正常操作期間,一條 Lane 可在低功率和高速模式之間切換。雙向 Lane 也可以切換通訊方向。作業模式或方向的改變需要啟用和停用某些電氣功能。這些啟用和停用事件不得在線路上造成故障,導致偵測到不正確的訊號電平。因此,所有模式和方向的變更都必須平順,以確保線路訊號的正確偵測。


9.1 驅動程式特性


9.1.1 高速傳送器


9.1.1.1 微分與共模擺動


Dp 和 Dn 引腳上驅動的 HS 差分信號由差分輸出驅動器產生。作為參考,Dp 被視為正端,Dn 被視為負端。當 Dp 的電位高於 Dn 的電位時,Lane 狀態稱為 Differential-1 (HS-1)。當 Dp 的電位低於 Dn 的電位時,Lane 狀態稱為 Differential-0 (HS-0)。圖 41 顯示 HS 傳送器的實作範例。


請注意,本節使用 Dp 和 Dn 來參照 Lane Module 的引腳,不論這些引腳是屬於 Clock Lane Module 或 Data Lane Module。


圖 41 HS 傳送器範例


差分輸出電壓 V OD V OD V_(OD)\mathrm{V}_{\mathrm{OD}} 定義為 Dp 和 Dn 引腳上的電壓 V DP V DP V_(DP)\mathrm{V}_{\mathrm{DP}} V DN V DN V_(DN)\mathrm{V}_{\mathrm{DN}} 之差。
V O D = V D P V D N V O D = V D P V D N V_(OD)=V_(DP)-V_(DN)V_{O D}=V_{D P}-V_{D N}

Dp 和 Dn 引腳上的輸出電壓 V DP V DP V_(DP)\mathrm{V}_{\mathrm{DP}} V DN V DN V_(DN)\mathrm{V}_{\mathrm{DN}} 不得超過 High-Speed 輸出高電壓 Vohнs。Volhs 是高速輸出,Dp 和 Dn 上的低電壓,並由 Vod 和 V смтx. V смтx.  V_("смтx. ")\mathrm{V}_{\text {смтx. }}смт 決定。高速 V out V out  V_("out ")\mathrm{V}_{\text {out }} V olhs V olhs  V_("olhs ")\mathrm{V}_{\text {olhs }} 的最小值和 Voннs 的最大值為界。

共模電壓 V CMTX V CMTX  V_("CMTX ")\mathrm{V}_{\text {CMTX }} 定義為 Dp 和 Dn 引腳電壓的算術平均值:
V C M T X = V D P + V D N 2 V C M T X = V D P + V D N 2 V_(CMTX)=(V_(DP)+V_(DN))/(2)V_{C M T X}=\frac{V_{D P}+V_{D N}}{2}

V OD V OD  V_("OD ")V_{\text {OD }} V CMTx V CMTx  V_("CMTx ")\mathrm{V}_{\text {CMTx }} 以圖形顯示在圖 42 中的理想 HS 訊號。圖 43 顯示單端 HS 訊號的差動輸出和共模電壓可能的失真種類。驅動引腳上的 Differential-1 或 Differential-0 時,V V OD V OD V_(OD)\mathrm{V}_{\mathrm{OD}} V Смтх V Смтх  V_("Смтх ")\mathrm{V}_{\text {Смтх }}Смтх 可能略有不同。

理想的單端高速訊號


圖 42 理想單端與結果差動 HS 訊號


9.1.1.2 差動電壓錯配


輸出差分電壓失配 Δ V OD Δ V OD DeltaV_(OD)\Delta \mathrm{V}_{\mathrm{OD}} 定義為差分-1 狀態下差分輸出電壓的絕對值 V OD ( 1 ) V OD ( 1 ) V_(OD(1))\mathrm{V}_{\mathrm{OD}(1)} 與差分-0 狀態下差分輸出電壓的絕對值 V OD ( 0 ) V OD ( 0 ) V_(OD(0))\mathrm{V}_{\mathrm{OD}(0)} 之差。表示為
Δ V O D = | V O D ( 1 ) | | V O D ( 0 ) | Δ V O D = V O D ( 1 ) V O D ( 0 ) DeltaV_(OD)=|V_(OD(1))|-|V_(OD(0))|\Delta V_{O D}=\left|V_{O D(1)}\right|-\left|V_{O D(0)}\right|


9.1.1.3 靜態共模失配與暫態共模電壓


如果 V Смтx (1) V Смтx (1)  V_("Смтx (1) ")\mathrm{V}_{\text {Смтx (1) }}Смт V CмTх(0) V CмTх(0)  V_("CмTх(0) ")\mathrm{V}_{\text {CмTх(0) }}мх 分別是靜態 Differential-1 和 Differential-0 狀態的共模電壓,則共模參考電壓的定義如下:
V CMTX,REF = V C M T X ( 1 ) + V C M T X ( 0 ) 2 V CMTX,REF  = V C M T X ( 1 ) + V C M T X ( 0 ) 2 V_("CMTX,REF ")=(V_(CMTX(1))+V_(CMTX(0)))/(2)V_{\text {CMTX,REF }}=\frac{V_{C M T X(1)}+V_{C M T X(0)}}{2}

瞬態共模電壓變化的定義如下:
Δ V СМTX ( t ) = V СМTX ( t ) V CMTX,REF Δ V СМTX  ( t ) = V СМTX  ( t ) V CMTX,REF  DeltaV_("СМTX ")(t)=V_("СМTX ")(t)-V_("CMTX,REF ")\Delta V_{\text {СМTX }}(t)=V_{\text {СМTX }}(t)-V_{\text {CMTX,REF }}СМСМ

Differential-1 和 Differential-0 狀態之間的靜態共模電壓失配由以下公式給出:
Δ V C M T X ( 1 , 0 ) = V C M T X ( 1 ) V C M T X ( 0 ) 2 Δ V C M T X ( 1 , 0 ) = V C M T X ( 1 ) V C M T X ( 0 ) 2 DeltaV_(CMTX(1,0))=(V_(CMTX(1))-V_(CMTX(0)))/(2)\Delta V_{C M T X(1,0)}=\frac{V_{C M T X(1)}-V_{C M T X(0)}}{2}

發射器傳送資料時,高頻和低頻共模電壓變化應分別不超過 Δ V CMTX ( HF ) Δ V CMTX ( HF ) DeltaV_(CMTX(HF))\Delta \mathrm{V}_{\mathrm{CMTX}(\mathrm{HF})} Δ V CMTX ( LF ) Δ V CMTX ( LF ) DeltaV_(CMTX(LF))\Delta \mathrm{V}_{\mathrm{CMTX}(\mathrm{LF})} 。測量 V OD V OD V_(OD)\mathrm{V}_{\mathrm{OD}} V CMTX V CMTX V_(CMTX)\mathrm{V}_{\mathrm{CMTX}} 的測試電路範例如圖 44 所示。


靜態 Δ V смтх Δ V смтх  DeltaV_("смтх ")\Delta \mathrm{V}_{\text {смтх }}смтх (SE HS 訊號)


動態 Δ V CMTX Δ V CMTX DeltaV_(CMTX)\Delta \mathrm{V}_{\mathrm{CMTX}} (SE HS 訊號)


圖 43 單端 HS 訊號可能出現的 Δ V CMTX Δ V CMTX  DeltaV_("CMTX ")\Delta V_{\text {CMTX }} Δ V OD Δ V OD  DeltaV_("OD ")\Delta V_{\text {OD }} 失真


圖 44 VCMTX 和 VOD 量測的範例電路


9.1.1.4 輸出電阻


發射器在 Dp 和 Dn 引腳的單端輸出阻抗用 Z O . Δ Z Os Z O . Δ Z Os Z_(O).DeltaZ_(Os)\mathrm{Z}_{\mathrm{O}} . \Delta \mathrm{Z}_{\mathrm{Os}} 表示,Dp 和 Dn 引腳的單端輸出阻抗的錯配,分別用 Z OSDP Z OSDP Z_(OSDP)\mathrm{Z}_{\mathrm{OSDP}} Z OSDN Z OSDN Z_(OSDN)\mathrm{Z}_{\mathrm{OSDN}} 表示。此失配定義為 Z OSDP Z OSDP  Z_("OSDP ")\mathrm{Z}_{\text {OSDP }} Z OSDN Z OSDN  Z_("OSDN ")\mathrm{Z}_{\text {OSDN }} 之差的絕對值與這些阻抗的平均值之比:
Δ Z O S = 2 | Z OSDP Z OSDN | Z OSDP + Z OSDN Δ Z O S = 2 Z OSDP  Z OSDN  Z OSDP  + Z OSDN  DeltaZ_(OS)=2(|Z_("OSDP ")-Z_("OSDN ")|)/(Z_("OSDP ")+Z_("OSDN "))\Delta Z_{O S}=2 \frac{\left|Z_{\text {OSDP }}-Z_{\text {OSDN }}\right|}{Z_{\text {OSDP }}+Z_{\text {OSDN }}}

在所有允許的負載條件下,Differential-0 和 Differential-1 狀態的輸出阻抗 Z OS Z OS Z_(OS)\mathrm{Z}_{\mathrm{OS}} 和輸出阻抗失配 Δ Z OS Δ Z OS DeltaZ_(OS)\Delta \mathrm{Z}_{\mathrm{OS}} 應符合表 20 的規定。建議實作在狀態轉換期間讓輸出阻抗盡可能接近穩定狀態值。輸出阻抗 Z OS Z OS Z_(OS)\mathrm{Z}_{\mathrm{OS}} 可透過向 Dp 和 Dn 引腳注入交流電流,並測量峰峰值電壓幅度來確定。

 9.1.1.5 上升/下降時間


上升和下降時間 t R t R t_(R)\mathrm{t}_{\mathrm{R}} t F t F t_(F)\mathrm{t}_{\mathrm{F}} ,定義為全 HS 訊號擺動的 20 % 20 % 20%20 \% 80 % 80 % 80%80 \% 之間的轉換時間。全 HS 訊號擺動可透過驅動穩態模式來計算。驅動器應符合所有允許 Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}} t R t R t_(R)t_{R} t F t F t_(F)\mathrm{t}_{\mathrm{F}} 規格。有關 TX 共模回波損耗和 TX 差模回波損耗的規格,請參閱第 8 節。


上升/下降時間是針對 1.5 Gbps 的最大資料傳輸率所定義的。對於高於 1.5 Gbps 的資料傳輸率,第 10.2.3 節所定義的眼圖規格會規範傳送器的回轉率要求。

建議在引腳上直接端接的高速傳送器不應該產生任何超調,以盡量減少 EMI。


9.1.1.6 半擺動模式


在半擺動模式中,傳送器的差動擺動會減小到預設擺動規格的一半。這是發射器為了省電可以選擇支援的可選模式。發射器半擺動模式可以在端接或非端接模式下與接收器一起使用。半擺動模式定義為終止 ZID。由於很難量測線路上的多餘反射,因此沒有定義與未端接接收器一起操作的傳送器參數。請參考 9.2.1 節的接收器終止條件。由於違反 V оннs V оннs  V_("оннs ")\mathrm{V}_{\text {оннs }}онн 的規定,全擺動操作的傳送器不得與未終止模式的接收器一起操作。


圖 45 半擺動模式下的共模和差分擺動與預設值的比較

 9.1.1.7 不強調


為了減緩超過 2.5 Gbps 的額外信道 ISI,HS-TX 需要使用去加重(de-emphasis)形式的信道均衡。發射器去加重有兩個分段,第一個分段是游標,第二個分段是游標後的第一個分段。抽頭以 UI 隔開,而發射器去加重比率 EQ TX EQ TX EQ_(TX)\mathrm{EQ}_{\mathrm{TX}} 決定去加重等級。定義了兩個去加重比率。


圖 46 顯示一個具有去加重功能的傳輸波形範例。在邏輯位元轉換之後,差動輸出電壓信號 V DIF_TX ( t ) V DIF_TX  ( t ) V_("DIF_TX ")(t)\mathrm{V}_{\text {DIF_TX }}(\mathrm{t}) 的振幅符合差動 AC 輸出電壓振幅 V OD V OD V_(OD)\mathrm{V}_{\mathrm{OD}} 。保留相同邏輯狀態的下一個位元的振幅會降低。去加重的差分 AC 輸出電壓振幅 V OD_EQ V OD_EQ  V_("OD_EQ ")\mathrm{V}_{\text {OD_EQ }} 定義為降低的振幅。EQTX 定義為 V OD_EQ V OD_EQ  V_("OD_EQ ")V_{\text {OD_EQ }} V OD V OD  V_("OD ")V_{\text {OD }} 之比的負 20 對數,如下式所示:
E Q T X = 20 log ( V O D E Q V O D ) E Q T X = 20 log V O D E Q V O D EQ_(TX)=-20 log((V_(OD_(-)EQ))/(V_(OD)))E Q_{T X}=-20 \log \left(\frac{V_{O D_{-} E Q}}{V_{O D}}\right)

圖 46 去加重範例


表 20 HS 變送器直流規格
 參數  說明  最小值  名稱  最大值  單位  注意事項
EQTX1  去重選項 1 2.5 3.5 4.5  分貝 1
EQTX2  去重選項 2 6 7 8  分貝 1
Vсmix
HS 傳輸靜態共模電壓
150 200 250 mV 2
VCMTX_HalfSwing
半擺動模式下的 HS 傳輸靜態共模電壓
75 100 250 mV 2,4
| Δ V CMtx ( 1 , 0 ) | Δ V CMtx  ( 1 , 0 ) |DeltaV_("CMtx ")(1,0)|\left|\Delta \mathrm{V}_{\text {CMtx }}(1,0)\right|
當輸出為 Differential-1 或 Differential-0 時,Vсмтх 不匹配
5 mV 3
|Vod
HS 傳輸差分電壓
140 200 270 mV 2
|Vod_Halfswing|
半擺動模式下的 HS 傳輸差分電壓
70 100 135 mV 2,4
Parameter Description Min Nom Max Units Notes EQTX1 De-emphasis Option 1 2.5 3.5 4.5 dB 1 EQTX2 De-emphasis Option 2 6 7 8 dB 1 Vсmix HS transmit static commonmode voltage 150 200 250 mV 2 VCMTX_HalfSwing HS transmit static commonmode voltage in Half Swing Mode 75 100 250 mV 2,4 |DeltaV_("CMtx ")(1,0)| Vсмтх mismatch when output is Differential-1 or Differential-0 5 mV 3 |Vod HS transmit differential voltage 140 200 270 mV 2 |Vod_Halfswing| HS transmit differential voltage In Half Swing Mode 70 100 135 mV 2,4| Parameter | Description | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | EQTX1 | De-emphasis Option 1 | 2.5 | 3.5 | 4.5 | dB | 1 | | EQTX2 | De-emphasis Option 2 | 6 | 7 | 8 | dB | 1 | | Vсmix | HS transmit static commonmode voltage | 150 | 200 | 250 | mV | 2 | | VCMTX_HalfSwing | HS transmit static commonmode voltage in Half Swing Mode | 75 | 100 | 250 | mV | 2,4 | | $\left\|\Delta \mathrm{V}_{\text {CMtx }}(1,0)\right\|$ | Vсмтх mismatch when output is Differential-1 or Differential-0 | | | 5 | mV | 3 | | \|Vod | HS transmit differential voltage | 140 | 200 | 270 | mV | 2 | | \|Vod_Halfswing| | HS transmit differential voltage In Half Swing Mode | 70 | 100 | 135 | mV | 2,4 |
 參數  說明  最小值  名稱  最大值  單位  注意事項
| Δ V OD | Δ V OD  |DeltaV_("OD ")|\left|\Delta V_{\text {OD }}\right|

輸出為差動-1 或差動-0 時,VoD 不匹配
VoD mismatch when output is Differential-1 or Differential-0| VoD mismatch when output is | | :--- | | Differential-1 or Differential-0 |
14 mV 3
VoHHS
HS 輸出高電壓
360 mV 2
Zos
單端輸出阻抗
40 50 62.5 Ω Ω Omega\Omega
Δ Z OS Δ Z OS  DeltaZ_("OS ")\Delta Z_{\text {OS }}

單端輸出阻抗失配
Single ended output impedance mismatch| Single ended output impedance | | :--- | | mismatch |
20 % % %\%
Parameter Description Min Nom Max Units Notes |DeltaV_("OD ")| "VoD mismatch when output is Differential-1 or Differential-0" 14 mV 3 VoHHS HS output high voltage 360 mV 2 Zos Single ended output impedance 40 50 62.5 Omega DeltaZ_("OS ") "Single ended output impedance mismatch" 20 % | Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $\left\|\Delta V_{\text {OD }}\right\|$ | VoD mismatch when output is <br> Differential-1 or Differential-0 | | | 14 | mV | 3 | | VoHHS | HS output high voltage | | | 360 | mV | 2 | | Zos | Single ended output impedance | 40 | 50 | 62.5 | $\Omega$ | | | $\Delta Z_{\text {OS }}$ | Single ended output impedance <br> mismatch | | | 20 | $\%$ | |
 請注意:

  1. 當支援的資料速率為 > 2.5 > 2.5 > 2.5>2.5 Gbps 時。發射器的一致性要求是透過眼圖來定義的。本表中的均衡值具有參考性。

  2. 驅動至 ZID 範圍內任何負載阻抗時的值。

  3. 發射器應將 V O D V O D /_\VOD\triangle V O D V C M T X ( 1 , 0 ) V C M T X ( 1 , 0 ) /_\VCMTX(1,0)\triangle V C M T X(1,0) 減至最低,以減少輻射並最佳化訊號完整性。

  4. 半擺動模式是可選的。它是發射器可以支援的額外功能,以達到更好的系統功率最佳化。

表 21 HS 變送器 AC 規格
 參數  說明  最小值  名稱  最大值  單位  注意事項
Δ V CMTX Δ V CMTX  DeltaV_("CMTX ")\Delta \mathrm{V}_{\text {CMTX }} (HF)
450MHz 以上的共用電平變化
15 mVRMS
Δ V cmix(LF) Δ V cmix(LF)  DeltaV_("cmix(LF) ")\Delta \mathrm{V}_{\text {cmix(LF) }}
50 450 MHz 50 450 MHz 50-450MHz50-450 \mathrm{MHz} 之間的共通層次變異
25 mV V PEAK mV V PEAK  mVV_("PEAK ")\mathrm{mV} \mathrm{V}_{\text {PEAK }}
  t R t R t_(R)t_{R} t F t F t_(F)t_{F}
20%-80% 上升時間和下降時間
0.3 UI 1, 2
0.35 UI 1, 3
100 ps 4
Parameter Description Min Nom Max Units Notes DeltaV_("CMTX ") (HF) Common-level variations above 450MHz 15 mVRMS DeltaV_("cmix(LF) ") Common-level variation between 50-450MHz 25 mVV_("PEAK ") t_(R) and t_(F) 20%-80% rise time and fall time 0.3 UI 1, 2 0.35 UI 1, 3 100 ps 4| Parameter | Description | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | $\Delta \mathrm{V}_{\text {CMTX }}$ (HF) | Common-level variations above 450MHz | | | 15 | mVRMS | | | $\Delta \mathrm{V}_{\text {cmix(LF) }}$ | Common-level variation between $50-450 \mathrm{MHz}$ | | | 25 | $\mathrm{mV} \mathrm{V}_{\text {PEAK }}$ | | | $t_{R}$ and $t_{F}$ | 20%-80% rise time and fall time | | | 0.3 | UI | 1, 2 | | | | | | 0.35 | UI | 1, 3 | | | | 100 | | | ps | 4 |

 請注意:


  1. Ul 等於 1 / ( 2 f h ) 1 / 2 f h 1//(2^(***)fh)1 /\left(2^{\star} f h\right) 。有關 f h f h fhf h 的定義,請參閱第 8.3 節 。

  2. 支援最大 HS 位元率 1 Gbps 1 Gbps <= 1Gbps\leq 1 \mathrm{Gbps} ( UI 1 ns UI 1 ns UI >= 1ns\mathrm{UI} \geq 1 \mathrm{~ns} ) 時適用。

  3. 適用於支援最大 HS 位元率 > 1 Gbps > 1 Gbps > 1Gbps>1 \mathrm{Gbps} ( UI 1 ns UI 1 ns UI <= 1ns\mathrm{UI} \leq 1 \mathrm{~ns} ) 但 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} ( U I 0.667 n s U I 0.667 n s UI >= 0.667 nsU I \geq 0.667 n s ) 的情況。

  4. 適用於支援最大 HS 位元速率 1.5 1.5 <= 1.5\leq 1.5 Gbps 時。但是,為了避免過度輻射,位元速率 < 1 < 1 < 1<1 Gbps ( UI 1 ns UI 1 ns UI >= 1ns\mathrm{UI} \geq 1 \mathrm{~ns} ) 不應該使用低於 150 ps 的值。


9.1.2 低功率發射器


低功率發射器應為壓擺率控制的推挽式驅動器。因此,LP 發射器的靜態功耗必須盡可能低。為了保持低 EMI,信號轉換的壓擺率是受限的。LP 發射器的範例如圖 47 所示。


圖 47 LP 傳送器範例


V OL V OL  V_("OL ")\mathrm{V}_{\text {OL }} 是 Thevenin 輸出,LP 傳送模式下的低電平電壓。這是低電平狀態下無負載墊腳上的電壓。 V OH V OH V_(OH)\mathrm{V}_{\mathrm{OH}} 是 Thevenin 輸出,在高電平狀態下的高電平電壓,此時墊腳未負載。LP 發送器不得驅動墊腳電位靜態超過 V OH V OH V_(OH)\mathrm{V}_{\mathrm{OH}} 的最大值。LP 變送器的上拉和下拉的輸出阻抗應分別如圖 48 和圖 49 所述。測量 V OL V OL V_(OL)\mathrm{V}_{\mathrm{OL}} V OH V OH V_(OH)\mathrm{V}_{\mathrm{OH}} 的電路如圖 50 所示。


圖 48 LP 傳送器驅動邏輯高電平的 V-I 特性


圖 49 LP 傳送器驅動邏輯低電壓的 V-I 特性


圖 50 LP 變送器 V-I 特性量測設定

阻抗 Z OLP Z OLP  Z_("OLP ")\mathrm{Z}_{\text {OLP }} 的定義如下:

T RLP T RLP T_(RLP)\mathrm{T}_{\mathrm{RLP}} T FLP T FLP T_(FLP)\mathrm{T}_{\mathrm{FLP}} 分別是輸出信號電壓的 15 % 85 % 15 % 85 % 15%-85%15 \%-85 \% 上升和下降時間,當 LP 變送器驅動電容負載 C LOAd 時。 2 2 ^(2)^{2} 15 % 85 % 15 % 85 % 15%-85%15 \%-85 \% 電平是相對於完全安定的 V OH V OH V_(OH)\mathrm{V}_{\mathrm{OH}} V OL V OL V_(OL)\mathrm{V}_{\mathrm{OL}} 電壓。壓擺速率 δ V / δ t SR δ V / δ t SR deltaV//deltat_(SR)\delta \mathrm{V} / \delta \mathrm{t}_{\mathrm{SR}} 是 LP 變送器輸出信號電壓隨時間變化的導數。LP 變送器輸出信號的轉換應符合表 23 所示的最大和最小壓擺率規格。指定最大壓擺率值的目的是限制 EMI。

表 22 LP 變送器直流規格
 參數  說明  最小值  名稱  最大值  單位  注意事項
VOH OH VOH OH VOH_(OH)\mathrm{VOH}_{\mathrm{OH}}
Thevenin 輸出高電平
1.1 1.2 1.3 V 1
0.95 1.3 V 2
VOL
Thevenin 輸出低電平
-50 50 mV
ZoLP

LP 發射器的輸出阻抗
Output impedance of LP transmitter| Output impedance of LP | | :--- | | transmitter |
110 Ω Ω Omega\Omega 3,4
Parameter Description Min Nom Max Units Notes VOH_(OH) Thevenin output high level 1.1 1.2 1.3 V 1 0.95 1.3 V 2 VOL Thevenin output low level -50 50 mV ZoLP "Output impedance of LP transmitter" 110 Omega 3,4| Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $\mathrm{VOH}_{\mathrm{OH}}$ | Thevenin output high level | 1.1 | 1.2 | 1.3 | V | 1 | | | | 0.95 | | 1.3 | V | 2 | | VOL | Thevenin output low level | -50 | | 50 | mV | | | ZoLP | Output impedance of LP <br> transmitter | 110 | | | $\Omega$ | 3,4 |
 請注意:

  1. 當支援的資料傳輸率 1.5 1.5 <= 1.5\leq 1.5 Gbps 時適用。

  2. 當支援的資料傳輸率 > 1.5 > 1.5 > 1.5>1.5 Gbps 時適用。

  3. 請參閱圖 48 和圖 49。

  4. 雖然沒有指定 ZoLP 的最大值,但 LP 發送器輸出阻抗應確保符合 T R L P / T F L P T R L P / T F L P T_(RLP)//T_(FLP)T_{R L P} / T_{F L P} 規格。

表 23 LP 變送器 AC 規格
 參數  說明  最小值  名稱  最大值  單位  注意事項
TrLP/TfLP
15%-85% 上升時間和下降時間
25 ns 1
 特雷奧特
30%-85% 上升時間和下降時間
35 ns 5,6
TLP-PuLSE-TX

LP exclusive-OR 時脈寬度
Pulse width of the LP exclusive-OR clock| Pulse width of the LP | | :--- | | exclusive-OR clock |

Stop 狀態後的第一個 LP exclusive-OR 時脈或 Stop 狀態前的最後一個時脈
First LP exclusive-OR clock pulse after Stop state or last pulse before Stop state| First LP | | :--- | | exclusive-OR | | clock pulse after | | Stop state or last pulse before Stop state |
40 ns 4
 所有其他脈衝 20 ns 4
TLP-PER-TX
LP exclusive-OR 時鐘的週期
90 ns
δ V / tsR δ V /  tsR  ¯ deltaV// bar(" tsR ")\delta \mathrm{V} / \overline{\text { tsR }}
脈衝速率 @ Cload = 0pF
500 mV/ns 1, 3, 7, 8

脈衝速率 @ Cload = 5pF
300 mV / ns mV / ns mV//ns\mathrm{mV/ns} 1, 3, 7, 8

脈衝速率 @ Cload = 20pF
250 mV / ns mV / ns mV//ns\mathrm{mV/ns} 1, 3, 7, 8

脈衝速率 @ ClOAd = 70pF
150 mV / ns mV / ns mV//ns\mathrm{mV} / \mathrm{ns} 1, 3, 7, 8

擺動速率 @ Cload = 0 = 0 =0=0 至 70pF(僅限下降沿)
30 mV / ns mV / ns mV//ns\mathrm{mV/ns} 1, 2, 3, 12
25 mV/ns 1, 3, 13, 16
Parameter Description Min Nom Max Units Notes TrLP/TfLP 15%-85% rise time and fall time 25 ns 1 Treot 30%-85% rise time and fall time 35 ns 5,6 TLP-PuLSE-TX "Pulse width of the LP exclusive-OR clock" "First LP exclusive-OR clock pulse after Stop state or last pulse before Stop state" 40 ns 4 All other pulses 20 ns 4 TLP-PER-TX Period of the LP exclusive-OR clock 90 ns deltaV// bar(" tsR ") Slew rate @ Cload = 0pF 500 mV/ns 1, 3, 7, 8 Slew rate @ Cload = 5pF 300 mV//ns 1, 3, 7, 8 Slew rate @ Cload = 20pF 250 mV//ns 1, 3, 7, 8 Slew rate @ ClOAd = 70pF 150 mV//ns 1, 3, 7, 8 Slew rate @ Cload =0 to 70pF (Falling Edge Only) 30 mV//ns 1, 2, 3, 12 25 mV/ns 1, 3, 13, 16| Parameter | Description | | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | TrLP/TfLP | 15%-85% rise time and fall time | | | | 25 | ns | 1 | | Treot | 30%-85% rise time and fall time | | | | 35 | ns | 5,6 | | TLP-PuLSE-TX | Pulse width of the LP <br> exclusive-OR clock | First LP <br> exclusive-OR <br> clock pulse after <br> Stop state or last pulse before Stop state | 40 | | | ns | 4 | | | | All other pulses | 20 | | | ns | 4 | | TLP-PER-TX | Period of the LP exclusive-OR clock | | 90 | | | ns | | | $\delta \mathrm{V} / \overline{\text { tsR }}$ | Slew rate @ Cload = 0pF | | | | 500 | mV/ns | 1, 3, 7, 8 | | | Slew rate @ Cload = 5pF | | | | 300 | $\mathrm{mV/ns}$ | 1, 3, 7, 8 | | | Slew rate @ Cload = 20pF | | | | 250 | $\mathrm{mV/ns}$ | 1, 3, 7, 8 | | | Slew rate @ ClOAd = 70pF | | | | 150 | $\mathrm{mV} / \mathrm{ns}$ | 1, 3, 7, 8 | | | Slew rate @ Cload $=0$ to 70pF (Falling Edge Only) | | 30 | | | $\mathrm{mV/ns}$ | 1, 2, 3, 12 | | | | | 25 | | | mV/ns | 1, 3, 13, 16 |
 請注意:

  1. ClOAD 包括低頻等效傳輸線電容。假設 T X T X TXT X 和 RX 的電容總是 <10pF。對於具有 2ns 延遲的傳輸線,分佈線電容最高可達 50pF。

  2. 當輸出電壓介於 400 mV 和 930 mV 之間時 .

  3. 以輸出訊號轉換的任何 50 mV 區段的平均值測量。

  4. 由于上升与下降信号斜率和跳闸电平的差异以及 Dp 和 Dn LP 发射器之间的不匹配,该参数值可能低于 T L P X T L P X T_(LPX)T_{L P X} 。在 HS EoT(從 HS 電平轉換到 LP-11)期間觀察到的任何 LP exclusive-OR 脈衝都是第 9.2.2 節所述的閃爍行為。

  5. T REOT T REOT  T_("REOT ")T_{\text {REOT }} 的上升時間從差動振幅下降到 70 mV 以下時的 HS 共用電平開始,這是由於差動驅動停止所致。

  6. 在 Lane 的 R X R X RXR X betw betw  _("betw ")_{\text {betw }} 的端接中心抽頭上有一個介於 0 和 60 pF 之間的附加負載電容 Cсм

  7. 此值代表一段線性曲線中的一個角點。

  8. 當輸出電壓在 VPIN(absmax) 指定的範圍內時。

  9. 當輸出電壓介於 400 mV 和 700 mV 之間時 .

  10. 其中 V O , I N S T V O , I N S T V_(O,INST)V_{O, I N S T} 是瞬時輸出電壓, V D P V D P V_(DP)V_{D P} V D N V D N V_(DN)V_{D N} ,單位為毫伏。

  11. 當輸出電壓介於 700 mV 和 930 mV 之間時 .

  12. 適用於支援的資料傳輸率 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} .

  13. 當支援的資料傳輸率 > 1.5 Gbps 時適用。

  14. 當輸出電壓介於 550 mV 和 790 mV 之間時

  15. 當輸出電壓介於 400 mV 和 550 mV 之間時

  16. 當輸出電壓介於 400 mV 和 790 mV 之間時

每個 LP 狀態的持續時間都有最低要求。為了決定 LP 狀態的持續時間,Dp 和 Dn 訊號線會各自與共同的跳脫電平進行比較。然後將這些比較的結果進行排他-OR,以產生單一脈衝列。此「排他-OR 時脈」的輸出可用於找出 LP 發射器的最小脈寬輸出。

使用範圍為 [ V IL , Max + V OL,Min, V IH , Min + V Ol,Max V IL , Max + V OL,Min,  V IH , Min + V Ol,Max  V_(IL,Max)+V_("OL,Min, ")V_(IH,Min)+V_("Ol,Max ")\mathrm{V}_{\mathrm{IL}, \mathrm{Max}}+\mathrm{V}_{\text {OL,Min, }} \mathrm{V}_{\mathrm{IH}, \mathrm{Min}}+\mathrm{V}_{\text {Ol,Max }} ] 的共用跳躍電平,exclusive-OR 時脈不得包含短於 T Lp-pulse-Tx. T Lp-pulse-Tx.  T_("Lp-pulse-Tx. ")\mathrm{T}_{\text {Lp-pulse-Tx. }} 的脈衝。


9.2 接收器特性


9.2.1 高速接收器


HS 接收器是差分線接收器。它在正輸入腳位 Dp 和負 輸入腳位 Dn 之間包含一個可切換的平行輸入端接, Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}} 。使用 PMOS 輸入級的實作範例簡圖如圖 51 所示。


圖 51 HS 接收器實作範例


HS 接收器的差分輸入高門限電壓和低門限電壓分別用 V IDTH V IDTH  V_("IDTH ")\mathrm{V}_{\text {IDTH }} V IDtL V IDtL  V_("IDtL ")\mathrm{V}_{\text {IDtL }} 表示。 V ILhs V ILhs V_(ILhs)\mathrm{V}_{\mathrm{ILhs}} V IHhs V IHhs V_(IHhs)\mathrm{V}_{\mathrm{IHhs}} 分別表示單端輸入低電壓和輸入高電壓。 V CMRX ( DC ) V CMRX ( DC ) V_(CMRX(DC))\mathrm{V}_{\mathrm{CMRX}(\mathrm{DC})} 為差動輸入共模電壓。當訊號電壓 V DP V DP V_(DP)\mathrm{V}_{\mathrm{DP}} V DN V DN V_(DN)\mathrm{V}_{\mathrm{DN}} 都在共模電壓範圍內,且 V DP V DP V_(DP)\mathrm{V}_{\mathrm{DP}} V DN V DN V_(DN)\mathrm{V}_{\mathrm{DN}} 的電壓差超過 V IDTH V IDTH V_(IDTH)\mathrm{V}_{\mathrm{IDTH}} V IDtl. V IDtl.  V_("IDtl. ")V_{\text {IDtl. }} 時,HS 接收器應能在其 Dp 和 Dn 輸入訊號針腳偵測到差動訊號。高速接收器應能正確接收高速資料,同時拒絕共模干擾 Δ V CMRX ( HF ) Δ V CMRX ( HF ) DeltaV_(CMRX(HF))\Delta \mathrm{V}_{\mathrm{CMRX}(\mathrm{HF})} Δ V CMRX ( LF ) Δ V CMRX ( LF ) DeltaV_(CMRX(LF))\Delta \mathrm{V}_{\mathrm{CMRX}(\mathrm{LF})}


在 HS 接收器工作期間,HS 接收器的 Dp 和 Dn 引腳之間需要終止阻抗 Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}} 。當模組不在 HS 接收模式時, Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}} 應被停用。從低功率模式轉換到 HS 接收模式時,終止阻抗必須等到 Dp 和 Dn 上的單端輸入電壓低於 V TERM-EN. V TERM-EN.  V_("TERM-EN. ")\mathrm{V}_{\text {TERM-EN. }} 時才會啟用。為了符合這項要求,接收器不需要感測 Dp 和 Dn 線來決定何時啟用線路端接,相反地,LP 到 HS 的轉換時序可以讓線路電壓在線路端接啟用之前下降到適當的電平。

第 8 節規定了 RX 共模回波損耗和 RX 差模回波損耗。 C CM C CM C_(CM)\mathrm{C}_{\mathrm{CM}} 是共模 AC 終端,可確保接收器在較高頻率下的正確終端。對於較高的資料傳輸率,在端接中心抽頭需要 C CM C CM C_(CM)\mathrm{C}_{\mathrm{CM}} ,以符合共模反射的要求。


當傳送器處於半揮動模式時,接收器可選擇關閉高速模式下的端接,以達到較低的資料傳輸率操作。除預設模式外,此為可選擇支援的模式。處於未終止模式的接收器不得以 TX 全擺動模式運作。

表 24 HS 接收器直流規格
 參數  說明  最小值  名稱  最大值  單位  注意事項
V C M R X ( D C ) V C M R X ( D C ) V_(CMRX(DC))V_{C M R X(D C)}

共模電壓 HS 接收模式
Common-mode voltage HS receive mode| Common-mode voltage HS | | :--- | | receive mode |
70 330 mV 1,2
Z ID Z ID Z_(ID)\mathrm{Z}_{\mathrm{ID}}
差分輸入阻抗
80 100 125 Ω Ω Omega\Omega 3
Z ID _Open Z ID  _Open  Z_(ID" _Open ")\mathrm{Z}_{\mathrm{ID} \text { _Open }}

非終端模式下的差分輸入阻抗
Differential input impedance in unterminated mode| Differential input impedance in | | :--- | | unterminated mode |
10 K - - Ω Ω Omega\Omega 4
Parameter Description Min Nom Max Units Notes V_(CMRX(DC)) "Common-mode voltage HS receive mode" 70 330 mV 1,2 Z_(ID) Differential input impedance 80 100 125 Omega 3 Z_(ID" _Open ") "Differential input impedance in unterminated mode" 10 K - - Omega 4| Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $V_{C M R X(D C)}$ | Common-mode voltage HS <br> receive mode | 70 | | 330 | mV | 1,2 | | $\mathrm{Z}_{\mathrm{ID}}$ | Differential input impedance | 80 | 100 | 125 | $\Omega$ | 3 | | $\mathrm{Z}_{\mathrm{ID} \text { _Open }}$ | Differential input impedance in <br> unterminated mode | 10 K | - | - | $\Omega$ | 4 |
 請注意:

  1. 排除 450 MHz 以上可能產生的額外 100 mV 峰值正弦波 RF 干擾 .

  2. 此表格值包括發射器與接收器之間 50 mV 的接地差異、靜態共模電平公差以及 450 MHz 以下的變化

  3. Z I D Z I D Z_(ID)Z_{I D} 在未端模式下可以高於 125 ohms。

  4. HS-RX 的 Unterminated Mode(無端接模式)是可選的。此模式只能在傳送器處於 Half Swing 模式時使用。ZID_OPEN 定義為最大振幅為 \mid Vod_Halswing| 且在 VCMTX_Halfswing 的共用電壓範圍內的差分電壓。
 參數  說明  最小值  名稱  最大值  單位  注意事項
Δ V CMRX(HF) Δ V CMRX(HF)  DeltaV_("CMRX(HF) ")\Delta V_{\text {CMRX(HF) }}
450 MHz 以上的共模干擾
100 mV 2,5
50 mV 2, 6
Δ V CMRX ( LF ) Δ V CMRX ( LF ) DeltaV_(CMRX(LF))\Delta \mathrm{V}_{\mathrm{CMRX}(\mathrm{LF})}  共模干擾
50 MHz 450 MHz 50 MHz 450 MHz 50MHz-450MHz50 \mathrm{MHz}-450 \mathrm{MHz}
-50 50 mV 1,4,5
-25 25 mV 1,4,6
V IDTH V IDTH  V_("IDTH ")\mathrm{V}_{\text {IDTH }}
差分輸入高閾值
70 mV 5
40 mV 6
VIDTL
差分輸入低閾值
-70 mV 5
-40 mV 6
V IHHS V IHHS  V_("IHHS ")\mathrm{V}_{\text {IHHS }}
單端輸入高電壓
460 mV 7
VILHS
單端輸入低電壓
40 40 -40-40 mV 7
V TERM-EN V TERM-EN  V_("TERM-EN ")V_{\text {TERM-EN }}
HS 終止啟用的單端閾值
450 mV
C cm C cm  C_("cm ")\mathrm{C}_{\text {cm }}  共模端接 60 pF 3
Parameter Description Min Nom Max Units Notes DeltaV_("CMRX(HF) ") Common-mode interference beyond 450 MHz 100 mV 2,5 50 mV 2, 6 DeltaV_(CMRX(LF)) Common-mode interference50MHz-450MHz -50 50 mV 1,4,5 -25 25 mV 1,4,6 V_("IDTH ") Differential input high threshold 70 mV 5 40 mV 6 VIDTL Differential input low threshold -70 mV 5 -40 mV 6 V_("IHHS ") Single-ended input high voltage 460 mV 7 VILHS Single-ended input low voltage -40 mV 7 V_("TERM-EN ") Single-ended threshold for HS termination enable 450 mV C_("cm ") Common-mode termination 60 pF 3| Parameter | Description | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | $\Delta V_{\text {CMRX(HF) }}$ | Common-mode interference beyond 450 MHz | | | 100 | mV | 2,5 | | | | | | 50 | mV | 2, 6 | | $\Delta \mathrm{V}_{\mathrm{CMRX}(\mathrm{LF})}$ | Common-mode interference$50 \mathrm{MHz}-450 \mathrm{MHz}$ | -50 | | 50 | mV | 1,4,5 | | | | -25 | | 25 | mV | 1,4,6 | | $\mathrm{V}_{\text {IDTH }}$ | Differential input high threshold | | | 70 | mV | 5 | | | | | | 40 | mV | 6 | | VIDTL | Differential input low threshold | -70 | | | mV | 5 | | | | -40 | | | mV | 6 | | $\mathrm{V}_{\text {IHHS }}$ | Single-ended input high voltage | | | 460 | mV | 7 | | VILHS | Single-ended input low voltage | $-40$ | | | mV | 7 | | $V_{\text {TERM-EN }}$ | Single-ended threshold for HS termination enable | | | 450 | mV | | | $\mathrm{C}_{\text {cm }}$ | Common-mode termination | | | 60 | pF | 3 |
 請注意:

  1. 不包括 50 mV 的「靜態」接地位移

  2. Δ V C M R X ( H F ) Δ V C M R X ( H F ) DeltaV_(CMRX(HF))\Delta V_{C M R X(H F)} 是疊加在接收器輸入上的正弦波的峰值振幅。

  3. 對於較高的位元速率,需要使用 14pF 的電容來滿足共模回波損耗規格。

  4. 與 DC 平均共模電勢相比的電壓差。

  5. 對於支援資料傳輸率 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps} 的裝置 .

  6. 對於支援資料傳輸率 > 1.5 Gbps 的裝置。

  7. 排除 450 MHz 以上可能產生的額外 100 mV 峰值正弦波 RF 干擾 .


9.2.2 低功率接收器


低功率接收器是一個未端接的單端接收器電路。LP 接收器用於檢測每個引腳上的低功率狀態。為了達到高穩定性,低功率接收器必須濾除雜訊脈衝和 RF 干擾。建議實作人員針對低功率優化 LP 接收器的設計。


輸入低電平電壓, V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} ,是接收器偵測輸入訊號低電平狀態所需的電壓。當接收器處於超低功耗狀態時,可使用較低的輸入電壓,V V IL ulps V IL ulps V_(IL-ulps)\mathrm{V}_{\mathrm{IL}-\mathrm{ulps}} V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 大於 HS 傳輸期間的最大單端 Line 電壓。因此,LP 接收器在 HS 訊號傳輸期間應偵測到低電壓。


輸入高電平電壓 V IH V IH V_(IH)\mathrm{V}_{\mathrm{IH}} 是接收器需要偵測到輸入訊號高電平狀態的電壓。為了降低接收訊號的雜訊靈敏度,LP 接收器必須加入遲滯電壓,遲滯電壓的定義為 V HYSt V HYSt  V_("HYSt ")\mathrm{V}_{\text {HYSt }}


LP 接收器應拒絕任何小於 e SPIKE. e SPIKE.  e_("SPIKE. ")\mathrm{e}_{\text {SPIKE. }} 的輸入信號。寬於 T MIN RX T MIN RX T_(MIN-RX)\mathrm{T}_{\mathrm{MIN}-\mathrm{RX}} 的信號脈衝應透過 LP 接收器傳播。

此外,LP 接收器必須能夠承受想要的 Line 訊號之上的超定位 RF 干擾。這意味著輸入訊號濾波器。LP 接收器必須符合峰值振幅 V INT V INT  V_("INT ")\mathrm{V}_{\text {INT }} 和頻率 f INT f INT  f_("INT ")\mathrm{f}_{\text {INT }} 干擾的所有規格。在訊號轉換期間,干擾不應導致閃爍或不正確的操作。


圖 52 低功率接收器的輸入突波抑制
 參數  說明  最小值  名稱  最大值  單位  注意事項
V IH V IH V_(IH)\mathrm{V}_{\mathrm{IH}}
邏輯 1 輸入電壓
880 mV 1
740 mV 2
V IL V IL V_(IL)\mathrm{~V}_{\mathrm{IL}}

邏輯 0 輸入電壓,未處於 ULP 狀態
Logic 0 input voltage, not in ULP State| Logic 0 input voltage, not in ULP | | :--- | | State |
550 mV
V IL ULPS V IL ULPS V_(IL-ULPS)\mathrm{V}_{\mathrm{IL}-\mathrm{ULPS}}
邏輯 0 輸入電壓,ULP 狀態
300 mV
V HYST V HYST V_(HYST)\mathrm{V}_{\mathrm{HYST}}  輸入遲滯 25 mV
Parameter Description Min Nom Max Units Notes V_(IH) Logic 1 input voltage 880 mV 1 740 mV 2 V_(IL) "Logic 0 input voltage, not in ULP State" 550 mV V_(IL-ULPS) Logic 0 input voltage, ULP State 300 mV V_(HYST) Input hysteresis 25 mV | Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $\mathrm{V}_{\mathrm{IH}}$ | Logic 1 input voltage | 880 | | | mV | 1 | | | | 740 | | | mV | 2 | | $\mathrm{~V}_{\mathrm{IL}}$ | Logic 0 input voltage, not in ULP <br> State | | | 550 | mV | | | $\mathrm{V}_{\mathrm{IL}-\mathrm{ULPS}}$ | Logic 0 input voltage, ULP State | | | 300 | mV | | | $\mathrm{V}_{\mathrm{HYST}}$ | Input hysteresis | 25 | | | mV | |
 請注意:

  1. 當支援的資料傳輸率 <= 1.5 <= 1.5 <=1.5<=1.5 Gbps 時適用。

  2. 適用於支援的資料傳輸率 > 1.5 Gbps > 1.5 Gbps > 1.5Gbps>1.5 \mathrm{Gbps} .

表 27 LP 接收器 AC 規格
 參數  說明  最小值  名稱  最大值  單位  注意事項
eSPIKE  輸入脈衝抑制 300 V ps V ps V*ps\mathrm{~V} \cdot \mathrm{ps} 1 , 2 , 3 1 , 2 , 3 1,2,31,2,3
T MIN-RX V INT V INT  ^(V_("INT "))^{V_{\text {INT }}}
最小脈寬響應
20 ns 4
f INT f INT  f_("INT ")\mathrm{f}_{\text {INT }}
峰值干擾振幅
200 mV
Parameter Description Min Nom Max Units Notes eSPIKE Input pulse rejection 300 V*ps 1,2,3 T MIN-RX ^(V_("INT ")) Minimum pulse width response 20 ns 4 f_("INT ") Peak interference amplitude 200 mV | Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | eSPIKE | Input pulse rejection | | | 300 | $\mathrm{~V} \cdot \mathrm{ps}$ | $1,2,3$ | | T MIN-RX $^{V_{\text {INT }}}$ | Minimum pulse width response | 20 | | | ns | 4 | | $\mathrm{f}_{\text {INT }}$ | Peak interference amplitude | | | 200 | mV | |
 請注意:

  1. 當處於 LP-0 狀態時,尖峰高於 V I L V I L V_(IL)V_{I L} 的時間電壓整合;當處於 L P 1 L P 1 LP-1L P-1 狀態時,尖峰低於 V I H V I H V_(IH)V_{I H} 的時間電壓整合。eSpike 產生將確保尖峰跨越 V I L , m a x V I L , m a x V_(IL,max)V_{I L, m a x} V I H , m i n V I H , m i n V_(IH,min)V_{I H, m i n} 兩個層級。

  2. 小於此值的脈衝不會改變接收器的狀態。

  3. 除了必要的突波剔除外,實施者還應確保剔除已知的 RF 干擾。

  4. 大於此值的輸入脈衝會切換輸出。


9.3 線路爭用偵測


低功率接收器和單獨的爭用偵測器 (LP-CD) 應用於雙向資料巷,以監控每個低功率信號的線路電壓。這是偵測第 7.1 節所述的線路爭用所必需的。當 LP 傳送器驅動高電壓,且引腳電壓小於 V IL V IL V_(IL)\mathrm{V}_{\mathrm{IL}} 時,低功率接收器應用於偵測 LP 高電壓故障。請參閱表 26。當 LP 發送器驅動低電壓,且引腳電壓大於 V IHCD V IHCD V_(IHCD)\mathrm{V}_{\mathrm{IHCD}} 時,LP-CD 應用於檢測 LP 低電壓故障。請參閱表 28。當引脚電壓小於 V ILCD V ILCD  V_("ILCD ")\mathrm{V}_{\text {ILCD }} 時,不得檢測 LP 低電壓故障。

争用检测器的一般操作应类似于具有较低阈值电压的 LP 接收器。雖然直流規格不同,但 LP-CD 的交流規格定義與 LP 接收器的交流規格相符,LP-CD 應符合表 27 所列的規格,但 T MIN-RX. T MIN-RX.  T_("MIN-RX. ")\mathrm{T}_{\text {MIN-RX. }} LP-CD 應充分濾除輸入信號,以避免在短事件時產生錯誤觸發。

LP-CD 閾值電壓 ( V ILCD , V IHCD V ILCD  , V IHCD  V_("ILCD "),V_("IHCD ")\mathrm{V}_{\text {ILCD }}, \mathrm{V}_{\text {IHCD }} ) 與正常信號電壓一起顯示在圖 53 中。


圖 53 訊號和爭用電壓電平


表 28 爭用偵測器 (LP-CD) 直流規格
 參數  說明  最小值  名稱  最大值  單位  注意事項
V IHCD V IHCD  V_("IHCD ")V_{\text {IHCD }}
邏輯 1 爭用臨界值
450 mV
V ILCD V ILCD  V_("ILCD ")V_{\text {ILCD }}
邏輯 0 爭用臨界值
200 mV
Parameter Description Min Nom Max Units Notes V_("IHCD ") Logic 1 contention threshold 450 mV V_("ILCD ") Logic 0 contention threshold 200 mV | Parameter | Description | Min | Nom | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | $V_{\text {IHCD }}$ | Logic 1 contention threshold | 450 | | | mV | | | $V_{\text {ILCD }}$ | Logic 0 contention threshold | | | 200 | mV | |


9.4 輸入特性


當信號電壓範圍 V PIN V PIN  V_("PIN ")\mathrm{V}_{\text {PIN }} 內的直流信號無限期地施加到墊腳時,PHY 內的任何結構都不會受到損害。 V PIN(absmax) V PIN(absmax)  V_("PIN(absmax) ")\mathrm{V}_{\text {PIN(absmax) }} 是發射器引腳上的最大暫態輸出電壓。發射器輸出引腳上的電壓不得超過 V PIN,MAX V PIN,MAX  V_("PIN,MAX ")\mathrm{V}_{\text {PIN,MAX }} 一段大於 T VPIN ( absmax) T VPIN (  absmax)  T_(VPIN(" absmax) ")\mathrm{T}_{\mathrm{VPIN}(\text { absmax) }} 的時間。當 PHY 處於低功率接收模式時,當墊腳信號電壓在 V PIN V PIN V_(PIN)\mathrm{V}_{\mathrm{PIN}} 的信號電壓範圍內時,墊腳漏電流應為 I LEAK I LEAK  I_("LEAK ")\mathrm{I}_{\text {LEAK }} I LEAK I LEAK  I_("LEAK ")\mathrm{I}_{\text {LEAK }} 的規格透過限制 LP 發送器的最大負載電流,可確保任何 PHY 在 LP 模式下的互通性。圖 54 顯示了一個用於測量漏電流的測試電路範例。


Master 和 Slave 之間的接地電源電壓差應小於 V GNDSH V GNDSH V_(GNDSH)\mathrm{V}_{\mathrm{GNDSH}}


圖 54 針腳漏電量測範例電路


表 29 引腳特性規格
 參數  說明  最小值  名稱  最大值  單位  注意事項
VPin
針腳信號電壓範圍
-50 1350 mV
ILEAK  引腳漏電電流 -100 100 μ A μ A muA\mu \mathrm{A} 1
VGNDSH  地面移動 -50 50 mV
-5 5 mV 4
VPIn(absmax)
暫態引腳電壓等級
0.15 0.15 -0.15-0.15 1.45 V 3
TVPIN(absmax)
超過 V PIN ( max ) V PIN ( max ) V_(PIN(max))\mathrm{V}_{\mathrm{PIN}(\max )} 或低於 V PIN ( min ) V PIN ( min ) V_(PIN(min))\mathrm{V}_{\mathrm{PIN}(\min )} 的最大暫態時間
20 ns 2
Parameter Description Min Nom Max Units Notes VPin Pin signal voltage range -50 1350 mV ILEAK Pin leakage current -100 100 muA 1 VGNDSH Ground shift -50 50 mV -5 5 mV 4 VPIn(absmax) Transient pin voltage level -0.15 1.45 V 3 TVPIN(absmax) Maximum transient time above V_(PIN(max)) or below V_(PIN(min)) 20 ns 2| Parameter | Description | Min | Nom | Max | Units | Notes | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | VPin | Pin signal voltage range | -50 | | 1350 | mV | | | ILEAK | Pin leakage current | -100 | | 100 | $\mu \mathrm{A}$ | 1 | | VGNDSH | Ground shift | -50 | | 50 | mV | | | | | -5 | | 5 | mV | 4 | | VPIn(absmax) | Transient pin voltage level | $-0.15$ | | 1.45 | V | 3 | | TVPIN(absmax) | Maximum transient time above $\mathrm{V}_{\mathrm{PIN}(\max )}$ or below $\mathrm{V}_{\mathrm{PIN}(\min )}$ | | | 20 | ns | 2 |
 請注意:

  1. 當墊電壓在 V G N D S H , M I N V G N D S H , M I N V_(GNDSH,MIN)V_{G N D S H, M I N} V O H + V G N D S H , M A x V O H + V G N D S H , M A x V_(OH)+V_(GNDSH,MAx)V_{O H}+V_{G N D S H, M A x} 的信號電壓範圍內,且 Lane 模組處於 LP 接收模式時。

  2. 超出 VPIN 的電壓過衝和下衝只允許在任何 LP-0 到 LP-1 轉換或反向轉換之後的單個 20ns 視窗內發生。在所有其他情況下,電壓必須保持在 VPIN 的範圍內。

  3. 此值包括地移。

  4. 以半搖擺模式操作時的接地偏移。


10 高速資料鎖定時序


本節規定了高速信號介面上所需的時序,與信號的電氣特性無關。在正向(Forward)方向上,PHY 是一個來源同步介面。在正向或反向信令模式中,只能有一個時鐘源。在 Reverse(反向)模式中,時脈在正向傳送,並使用四個可能的邊緣之一來啟動資料。


資料傳輸可以任何大於最小指定資料位元速率的速率進行。


圖 55 顯示 PHY 配置範例,包括指定時序的符合性測量平面。請注意,由於寄生效應,每個封裝內部的信號劣化效應都包含在發射器和接收器的時序預算中,而不包含在互連劣化預算中。詳情請參閱第 8 節。


圖 55 概念性 D-PHY 資料與時脈時序符合性測量平面圖


10.1 高速時脈定時


連線的主端 (Master) 應傳送差動時脈信號至從端 (Slave) 以供資料取樣之用。此訊號應為 DDR(半速率)時脈,且每個資料位元時間應有一次轉換。正確資料取樣所需的所有時序關係都是相對於時脈轉換來定義的。因此,實作時可對時鐘使用擴頻調變來降低 EMI。

DDR 時鐘信號應與資料信號保持正交相位關係。資料應在時鐘訊號的上升緣和下降緣取樣。上升沿 「一詞是指 」差分信號的上升沿,即 CLKp - CLKn,「下降沿 」也是類似的意思。因此,時脈信號的週期應為兩個連續的瞬間資料位元時間之和。此關係如圖 56 所示。

請注意,圖 56 中指示的 UI 是瞬間 UI。實施者應針對指定的實施,指定最大資料速率和相對應的最大時脈頻率 fh MAX MAX _(MAX)_{\mathrm{MAX}} 。有關 fh MAX fh MAX  fh_("MAX ")\mathrm{fh}_{\text {MAX }} 的說明,請參閱第 8.3 節。


圖 56 DDR 時脈定義


如圖 55 所示,相同的時鐘來源可用於產生 DDR 時鐘和啟動序列資料。由於時脈信號和資料信號在指定偏移的通道上一起傳播,因此時脈可直接用於接收器中的資料線取樣。這樣的系統可以容納由 Δ U I Δ U I Delta UI\Delta U I 定義的持續猝發的 UI 瞬間變化。


允許的瞬間 UI 變化可能會導致較大的瞬間資料傳輸率變化。因此,裝置應使用適當的邏輯來適應這些瞬間變化。建议设备使用某种方法来适应这些瞬时变化,例如,在 PHY 外部使用适当的 FIFO 逻辑,或者为 Lane 模块提供精确的时钟源以消除这些瞬时变化,或者将 PHY 外部的数据 sink 设计为能够容忍 UI 变化。

表 30 時鐘信號規格
 時鐘參數  符號  最小值  類型  最大值  單位  注意事項
 UI 即時 Ulinst 12.5 ns 1,2
 UI 變化 UUI 10 % 10 % -10%-10 \% 10 % 10 % 10%10 \% UI
 週期抖動 5 % 5 % -5%-5 \% 5 % 5 % 5%5 \% 3
Clock Parameter Symbol Min Typ Max Units Notes UI instantaneous Ulinst 12.5 ns 1,2 UI variation UUI -10% 10% UI Period Jitter -5% 5% 3| Clock Parameter | Symbol | Min | Typ | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | :---: | | UI instantaneous | Ulinst | | | 12.5 | ns | 1,2 | | UI variation | UUI | $-10 \%$ | | $10 \%$ | UI | | | Period Jitter | | $-5 \%$ | | $5 \%$ | | 3 |
 請注意:

  1. 此值對應於 80 Mbps 的最低運作資料傳輸率。此瞬時值並不考慮抖動或 SSC 調變所造成的 UI 變化。

  2. 任何單一位元週期(即資料猝發內的任何 DDR 半週期)均不得違反最小 UI。允許的瞬間 UI 變化會導致瞬間資料速率變化。因此,裝置應該在 PHY 外部使用適當的 FIFO 邏輯來適應這些瞬間變化,或是提供精確的時鐘來源到 Lane Module,以消除這些瞬間變化。

  3. 0.444 n s 0.444 n s 0.444 ns <=0.444 n s \leq UI < 0.8 n s < 0.8 n s < 0.8 ns<0.8 n s 時,在單一 burst (32 K Periods) 內。這是上升沿到上升沿。


10.2 前向高速資料傳輸時序


DDR 時鐘差動信號與資料差動信號的時序關係如圖 57 所示。資料是以與時脈正交的關係推出,因此接收器可直接使用時脈訊號邊緣來取樣接收到的資料。

傳送器應確保在傳輸序列的第一個有效負載位元期間,傳送 DDR 時脈的上升沿,以便接收器可在時脈上升沿對第一個有效負載位元進行取樣,在下降沿對第二個位元進行取樣,並在交替的上升沿和下降沿對接下來的所有位元進行取樣。


所有時序值都是依據實際觀察到的時脈差動訊號交叉點測量。此電平的變化所造成的影響已包含在時脈到資料的時序預算中。


接收器的輸入偏移和臨界值效應應視為接收器設定和保持參數的一部分。

圖 57 資料至時脈定時定義


10.2.1 資料鎖定時序規格


10.2.1.1 資料傳輸速率 0.08 0.08 >= 0.08\geq 0.08 Gbps 和 1 1 <= 1\leq 1 Gbps


圖 58 所示的 Data-Clock 時序參數在表 31 中指定。偏斜規格 T SKEW[TX] T SKEW[TX]  T_("SKEW[TX] ")\mathrm{T}_{\text {SKEW[TX] }} 是資料啟動時間與理想的 1 / 2 UI INST 1 / 2 UI INST  1//2UI_("INST ")1 / 2 \mathrm{UI}_{\text {INST }} 位移正交時脈邊緣的允許偏差。設定和保持時間 T SETUP [ RX ] T SETUP [ RX ] T_(SETUP[RX])\mathrm{T}_{\mathrm{SETUP[RX}]} T HOLD [ RX ] T HOLD [ RX ] T_(HOLD[RX])\mathrm{T}_{\mathrm{HOLD}[\mathrm{RX}]} 分別描述資料和時鐘訊號之間的時序關係。 T SETUP [ RX ] T SETUP [ RX ] T_(SETUP[RX])\mathrm{T}_{\mathrm{SETUP[RX]}} 是資料在時脈上升或下降沿之前的最短時間,而 T HOLD [ RX ] T HOLD [ RX ] T_(HOLD[RX])\mathrm{T}_{\mathrm{HOLD}[\mathrm{RX}]} 則是資料在時脈上升或下降沿之後保持目前狀態的最短時間。接收器的時序預算規格應代表接收器可觀察到的最小變化,接收器將在最大指定可接受位元錯誤率下運作。

表 31 0.08 0.08 >= 0.08\geq 0.08 Gbps 和 1 1 <= 1\leq 1 Gbps 的資料鎖定時序規格
 參數  符號  最小值  最大值  單位  注意事項
 HS-TX 時序

TX 資料至時脈偏移
TsKEW[TX] -0.15 0.15  烏爾赫斯 1
 HS-RX 時序

RX 資料到時脈設定時間公差
TSETUP[Rx] 0.15  烏爾赫斯 1

RX 資料到時脈保持時間公差
THold[RX] 0.15  烏爾赫斯 1
 頻道定時

通道資料至時脈偏移
TSKEw[TLIS] -0.2 0.2 UlHS
Parameter Symbol Min Max Unit Note HS-TX Timing TX Data to Clock Skew TsKEW[TX] -0.15 0.15 Ulhs 1 HS-RX Timing RX Data to Clock Setup Time Tolerance TSETUP[Rx] 0.15 Ulhs 1 RX Data to Clock Hold Time Tolerance THold[RX] 0.15 Ulhs 1 Channel Timing Channel Data to Clock Skew TSKEw[TLIS] -0.2 0.2 UlHS | Parameter | Symbol | Min | Max | Unit | Note | | :---: | :---: | :---: | :---: | :---: | :---: | | HS-TX Timing | | | | | | | TX Data to Clock Skew | TsKEW[TX] | -0.15 | 0.15 | Ulhs | 1 | | HS-RX Timing | | | | | | | RX Data to Clock Setup Time Tolerance | TSETUP[Rx] | 0.15 | | Ulhs | 1 | | RX Data to Clock Hold Time Tolerance | THold[RX] | 0.15 | | Ulhs | 1 | | Channel Timing | | | | | | | Channel Data to Clock Skew | TSKEw[TLIS] | -0.2 | 0.2 | UlHS | |

 請注意:


  1. 所有抖動規格均以 100 歐姆差分端接來指定


10.2.1.2 資料傳輸速率 > 1 > 1 > 1>1 Gbps 和 <=\leq 1.5 Gbps


發射器、接收器和頻道之間的時序預算已經調整,以支援 1.5 Gbps 的最大資料傳輸率。

表 32 > 1 > 1 > 1>\mathbf{1} Gbps 和 1.5 1.5 <= 1.5\leq 1.5 Gbps 的資料鎖定時序規格
 參數  符號  最小值  最大值  單位  注意事項
 HS-TX 時序

TX 資料至時脈偏移
TSKEW[TX] 0.2 0.2 -0.2-0.2 0.2  烏爾赫斯 1
 HS-RX 時序

RX 資料到時脈設定時間公差
TsetuP[Rx] 0.2  烏爾赫斯 1

RX 資料到時脈保持時間公差
THOLd[RX] 0.2  烏爾赫斯 1
 頻道定時

通道資料至時脈偏移
TSKEW[TLIS] -0.1 0.1  烏爾赫斯
Parameter Symbol Min Max Unit Note HS-TX Timing TX Data to Clock Skew TSKEW[TX] -0.2 0.2 Ulhs 1 HS-RX Timing RX Data to Clock Setup Time Tolerance TsetuP[Rx] 0.2 Ulhs 1 RX Data to Clock Hold Time Tolerance THOLd[RX] 0.2 Ulhs 1 Channel Timing Channel Data to Clock Skew TSKEW[TLIS] -0.1 0.1 Ulhs | Parameter | Symbol | Min | Max | Unit | Note | | :---: | :---: | :---: | :---: | :---: | :---: | | HS-TX Timing | | | | | | | TX Data to Clock Skew | TSKEW[TX] | $-0.2$ | 0.2 | Ulhs | 1 | | HS-RX Timing | | | | | | | RX Data to Clock Setup Time Tolerance | TsetuP[Rx] | 0.2 | | Ulhs | 1 | | RX Data to Clock Hold Time Tolerance | THOLd[RX] | 0.2 | | Ulhs | 1 | | Channel Timing | | | | | | | Channel Data to Clock Skew | TSKEW[TLIS] | -0.1 | 0.1 | Ulhs | |

 請注意:


  1. 所有抖動規格均以 100 歐姆差分端接來指定


10.2.1.3 資料傳輸速率 > 1.5 Gbps 及 <=\leq 4.5 Gbps


對於較高的資料傳輸率操作,抖動規格已根據 10 12 10 12 10^(-12)10^{-12} 的目標 BER 分解為確定抖動 (Deterministic jitter) 和隨機抖動 (Random jitter)。符合抖動規格是一項建議,而符合眼圖規格則是一項要求。

表 33 > 1.5 Gbps 和 4.5 4.5 <= 4.5\leq 4.5 Gbps 的資料鎖定時規格
 參數  符號  最小值  最大值  單位  注意事項
 HS-TX 時序

TX 資料至時脈總抖動
TJtX 0.3  烏爾赫斯 1

TX 資料到時脈的確定性抖動
DJTX 0.2 UlHs 1

TX 資料至時脈隨機抖動
RJTX 0.1  烏爾赫斯 1

TX 靜態資料至時脈偏移
 Tskew[TX] 靜態 0.2 0.2 -0.2-0.2 0.2  烏爾赫斯 1
 HS-RX 時序

RX 資料到時脈的總抖動容限
TJRX 0.50  烏爾赫斯 1

RX 資料到時脈的確定抖動容限
DJRX 0.40  烏爾赫斯 1

RX 資料至時脈隨機抖動容限
RJRx 0.10  烏爾赫斯 1

RX 靜態資料至時脈偏移公差
 TSKEW[RX] 靜態 -0.3 0.3  烏爾赫斯 1
 頻道定時

通道靜態資料至時脈偏移
 TSKEW[TLIS] 靜態 -0.1 0.1  烏爾赫斯
 BER 限值

目標位元誤差率
BER 10 12 10 12 10^(-12)10^{-12}

BER 的 Q 因子
Qber 7.0345
Parameter Symbol Min Max Unit Note HS-TX Timing TX Data to Clock Total Jitter TJtX 0.3 Ulhs 1 TX Data to Clock Deterministic Jitter DJTX 0.2 UlHs 1 TX Data to Clock Random Jitter RJTX 0.1 Ulhs 1 TX Static Data to Clock Skew Tskew[TX] static -0.2 0.2 Ulhs 1 HS-RX Timing RX Data to Clock Total Jitter Tolerance TJRX 0.50 Ulhs 1 RX Data to Clock Deterministic Jitter Tolerance DJRX 0.40 Ulhs 1 RX Data to Clock Random Jitter Tolerance RJRx 0.10 Ulhs 1 RX Static Data to Clock Skew Tolerance TSKEW[RX] static -0.3 0.3 Ulhs 1 Channel Timing Channel Static Data to Clock Skew TSKEW[TLIS] static -0.1 0.1 Ulhs Limit for BER Target Bit Error Rate BER 10^(-12) Q Factor for BER Qber 7.0345 | Parameter | Symbol | Min | Max | Unit | Note | | :---: | :---: | :---: | :---: | :---: | :---: | | HS-TX Timing | | | | | | | TX Data to Clock Total Jitter | TJtX | | 0.3 | Ulhs | 1 | | TX Data to Clock Deterministic Jitter | DJTX | | 0.2 | UlHs | 1 | | TX Data to Clock Random Jitter | RJTX | | 0.1 | Ulhs | 1 | | TX Static Data to Clock Skew | Tskew[TX] static | $-0.2$ | 0.2 | Ulhs | 1 | | HS-RX Timing | | | | | | | RX Data to Clock Total Jitter Tolerance | TJRX | 0.50 | | Ulhs | 1 | | RX Data to Clock Deterministic Jitter Tolerance | DJRX | 0.40 | | Ulhs | 1 | | RX Data to Clock Random Jitter Tolerance | RJRx | 0.10 | | Ulhs | 1 | | RX Static Data to Clock Skew Tolerance | TSKEW[RX] static | -0.3 | 0.3 | Ulhs | 1 | | Channel Timing | | | | | | | Channel Static Data to Clock Skew | TSKEW[TLIS] static | -0.1 | 0.1 | Ulhs | | | Limit for BER | | | | | | | Target Bit Error Rate | BER | | $10^{-12}$ | | | | Q Factor for BER | Qber | | 7.0345 | | |
 請注意:

  1. 所有抖動規格均以 100 歐姆差分端接來指定


10.2.2 擴展頻譜時脈規範 (SSC)


頻譜擴展時脈(有時也稱為「頻譜擴展時脈」)是一種常見的技術,在發射器時脈中加入低頻調變,以降低峰值發射。

所有符合 DPHY 2.0 的發射器在資料傳輸率高於 2.5 Gbps 時,應支援表 34 所列的 SSC。

所有符合 DPHY 2.0 的接收器在資料傳輸率超過 2.5 Gbps 時,應支援表 34 所列的 SSC。


所有符合 DPHY 2.0 的傳送器應提供系統整合商啟用/停用 SSC 傳輸的機制。

SSC 可在 HS 資料傳輸模式中使用。如果在 HS 資料傳輸模式中使用,SSC 傳輸必須在整個模式中保持一致。


SSC 不應該用於 Escape 模式。


SSC 應在傳送器內實作,使時鐘與所有高速資料通道之間共用單一調變剖面、單一調變率和單一 SSC 偏差。


所有 SSC 參數都是為 HS Clock 定義的。


使用三角剖面的頻率擴展調變應該是基準。實施者可以使用更複雜的調變剖面來進一步減少排放。

表 34 擴展頻譜時脈要求
 參數  符號  最小值  最大值  單位  注意事項
 調變率 Tssc_MOD_RATE 30 33  千赫
 SSC 偏差 Tssc_FREQ_DEV -5000 0 PPM 1,2
SSC df/dt SSC df/dt df/dt  _("df/dt ")_{\text {df/dt }}  不適用 1250 PPM/ / se / se //se/ \mathrm{se} 3 , 4 , 5 3 , 4 , 5 3,4,53,4,5
Parameter Symbol Min Max Units Notes Modulation Rate Tssc_MOD_RATE 30 33 kHz SSC Deviation Tssc_FREQ_DEV -5000 0 PPM 1,2 SSC df/dt SSC _("df/dt ") N/A 1250 PPM/ //se 3,4,5| Parameter | Symbol | Min | Max | Units | Notes | | :--- | :--- | :---: | :---: | :---: | :---: | | Modulation Rate | Tssc_MOD_RATE | 30 | 33 | kHz | | | SSC Deviation | Tssc_FREQ_DEV | -5000 | 0 | PPM | 1,2 | | SSC df/dt | SSC $_{\text {df/dt }}$ | N/A | 1250 | PPM/ $/ \mathrm{se}$ | $3,4,5$ |
 請注意:

  1. 所需的 SSC 偏差也稱為 "Down-Spread"。

  2. 任何 SSC 偏差明顯小於 5000 PPM 的實作,都可能在時脈速率低於 1 GHz (Data Rate < 2 Gbps) 的 EMI 測試中失敗。

  3. df/dt 限制應適用於時脈和所有資料通道。

  4. 0.5 μ s 0.5 μ s 0.5 mus0.5 \mu \mathrm{~s} 間隔內,以最高資料速率使用交替的 010101010... 輸入模式進行量測。測量應使用截止頻率為調變速率 60 倍的 3 dB 濾波器進行低通濾波。濾波器的停止帶抑制應為每 10 年 40 dB 的二階低通。最大 df/dt 的評估可透過檢查低通濾波波形來實現。

  5. 1250 PPM/ μ μ mu\mu s 的最大變化率限制了 df/dt 的絕對值。


10.2.3 傳送器眼圖規格


下圖所示的眼圖規格適用於資料速率大於 1.5 Gbps 且小於或等於 4.5 Gbps 的傳送器,並針對前向時鐘的差分零點指定差分資料信號。此傳送器眼圖規格適用於通過 TLIS 中所述的參考通道和 100 Ohms 的差分端接之後。為了縮短驗證時間,對於較高的 BER,會指定一個 Prorated Eye Diagram。


圖 58 TX Eye 圖規格


表 35 傳送器眼圖規格
 位元誤差率 TEYE_TX VDIF_TX
10 12 10 12 10^(-12)10^{-12} 0.5 UI 40 mV

10 6 10 6 10^(-6)10^{-6} (按比例進行驗證)
10^(-6) (Prorated for Validation)| $10^{-6}$ | | :---: | | (Prorated for Validation) |
0.53 UI 47 mV
Bit Error Rate TEYE_TX VDIF_TX 10^(-12) 0.5 UI 40 mV "10^(-6) (Prorated for Validation)" 0.53 UI 47 mV| Bit Error Rate | TEYE_TX | VDIF_TX | | :---: | :---: | :---: | | $10^{-12}$ | 0.5 UI | 40 mV | | $10^{-6}$ <br> (Prorated for Validation) | 0.53 UI | 47 mV |

圖 59 傳送器眼圖驗證設定


10.2.4 接收器眼圖規格


下圖所示的接收器 Eye Diagram 規格定義了接收器在 Rx 焊墊注入時應容忍的最壞情況 Eye。此 Eye Diagram 規格適用於以 1.5 Gbps 至 4.5 Gbps 資料速率運作的接收器。


圖 60 接收器眼圖規格


表 36 接收器眼圖規格
 位元誤差率 TEYE_RX VDIF_RX
10 12 10 12 10^(-12)10^{-12} 0.5 UI 40 mV

10 6 10 6 10^(-6)10^{-6} (按比例進行驗證)
10^(-6) (Prorated for Validation)| $10^{-6}$ | | :---: | | (Prorated for Validation) |
0.53 UI 47 mV
Bit Error Rate TEYE_RX VDIF_RX 10^(-12) 0.5 UI 40 mV "10^(-6) (Prorated for Validation)" 0.53 UI 47 mV| Bit Error Rate | TEYE_RX | VDIF_RX | | :---: | :---: | :---: | | $10^{-12}$ | 0.5 UI | 40 mV | | $10^{-6}$ <br> (Prorated for Validation) | 0.53 UI | 47 mV |

圖 61 接收器眼圖驗證設定


10.3 反向高速資料傳輸時序


本節僅適用於包含反向高速資料傳輸功能的半雙工 Lane 模組。


一條 Lane 透過第 6.5 節規定的 Link Turnaround 程序進入 Reverse High-Speed Data Transmission(反向高速資料傳輸)模式。反向資料傳輸並非來源同步;時脈訊號由主端驅動,而資料巷則由從端驅動。從屬端(Slave Side)傳送器應每接收兩個時脈信號週期傳送一個資料位元。因此,對於給定的時脈頻率,Reverse direction(反向)資料傳輸率是 Forward direction(正向)資料傳輸率的四分之一。這種情況下的位元週期定義為 4 UI INST . UI INST 4 UI INST . UI INST 4**UI_(INST).UI_(INST)4 * \mathrm{UI}_{\mathrm{INST}} . \mathrm{UI}_{\mathrm{INST}} 是為全速率正向傳輸所指定的值。

請注意,時脈來源頻率可能會在傳輸突發之間改變。但是,在改變時脈來源頻率之前,所有資料通道都必須處於低功率狀態。


反向 HS 資料傳輸的概念概觀如圖 62 所示。


圖 62 HS 資料反向傳輸概念圖

在 Reverse(反向)方向上,時鐘和資料信號之間有四種可能的相位關係。用於傳送資料的時鐘相位由從屬端自行決定,但一旦選定後,在整個資料傳輸期間應保持固定。互連中的訊號延遲,加上主端和從端模組的內部訊號延遲,會導致主端模組中接收到的(Reverse)資料和它自己的(Forward)時鐘之間有一個固定但未知的相位關係。因此,抵達 Master 端的 Reverse 流量可能與正向時脈的相位不一致。

時脈與資料信號之間的同步化,是透過 Slave 在傳輸開始 (SoT) 期間所傳送的 Sync 序列來實現的。主站 (Master) 應包含足夠的功能,以根據傳送至從站 (Slave) 的時鐘的瞬間 UI 變化,對接收到的資料進行正確取樣。

從站端的反向傳輸速度是正向速度的四分之一,以透過 Clock Lane 傳輸的正向時脈為基礎。此比率可讓您輕鬆地在 Master 端找到適合的相位,以進行 Reverse 方向流量的資料回復。

接收到的 Sync 序列的已知轉換應被用來為資料取樣選擇適當相位的時鐘訊號。因此,不需要指定時鐘來源與資料接收器之間的往返延遲。

從屬端看到的 Reverse 傳輸時序如圖 63 所示。


圖 63 從站端反向高速資料傳輸時序


10.4 作業模式:資料速率與通道支援指引


表 37 顯示根據 DPHY 2.0 電氣規格可支援的傳送器、通道和接收器的可能配置。

模式 1 是預設配置,目標是滿足最大資料傳輸率。


模式 2 是針對支援更高損耗互連的可選配置。


模式 3 到 10 是可選配置,目的是降低系統級功耗。系統設計可根據傳送器和接收器的能力使用這些模式。


本節僅是系統層級最佳化的指南。


表 37 操作模式和指引
 模式  資料速率  傳送器  參考頻道  接收器
 搖擺  不再強調  終止
1 4.5 Gbps 4.5 Gbps <= 4.5Gbps\leq 4.5 \mathrm{Gbps}  預設 EQ2  短/標準   80 125 80 125 80-12580-125 歐姆
2 2.5 Gbps 2.5 Gbps <= 2.5Gbps\leq 2.5 \mathrm{Gbps}  預設 EQ2     80 125 80 125 80-12580-125 歐姆
Modes Data Rate Transmitter Reference Channel Receiver Swing De-emphasis Termination 1 <= 4.5Gbps Default EQ2 Short/Standard 80-125 ohms 2 <= 2.5Gbps Default EQ2 Long 80-125 ohms| Modes | Data Rate | Transmitter | | Reference Channel | Receiver | | :--- | :--- | :--- | :--- | :--- | :---: | | | | Swing | De-emphasis | | Termination | | 1 | $\leq 4.5 \mathrm{Gbps}$ | Default | EQ2 | Short/Standard | $80-125$ ohms | | 2 | $\leq 2.5 \mathrm{Gbps}$ | Default | EQ2 | Long | $80-125$ ohms |
 模式  資料速率  傳送器  參考頻道  接收器
 搖擺  不再強調  終止
3 3.5 3.5 <= 3.5\leq 3.5 Gbps  半搖擺 EQ1    80-125 歐姆
4 2.0 2.0 <= 2.0\leq 2.0 Gbps  半搖擺 EQ1  標準  80-125 歐姆
5 1.0 1.0 <= 1.0\leq 1.0 Gbps  半搖擺 EQ1    80-125 歐姆
6 1.5 Gbps 1.5 Gbps <= 1.5Gbps\leq 1.5 \mathrm{Gbps}  半搖擺 EQ1  短/標準  未終止
7 1.0 1.0 <= 1.0\leq 1.0 Gbps  半搖擺 EQ1    未終止
8 < 1.5 Gbps  半搖擺      未終止
9 1.0 Gbps 1.0 Gbps <= 1.0Gbps\leq 1.0 \mathrm{Gbps}  半搖擺    標準  未終止
10 0.75 0.75 <= 0.75\leq 0.75 Gbps  半搖擺      未終止
Modes Data Rate Transmitter Reference Channel Receiver Swing De-emphasis Termination 3 <= 3.5 Gbps Half Swing EQ1 Short 80-125 ohms 4 <= 2.0 Gbps Half Swing EQ1 Standard 80-125 ohms 5 <= 1.0 Gbps Half Swing EQ1 Long 80-125 ohms 6 <= 1.5Gbps Half Swing EQ1 Short/Standard Unterminated 7 <= 1.0 Gbps Half Swing EQ1 Long Unterminated 8 < 1.5 Gbps Half Swing None Short Unterminated 9 <= 1.0Gbps Half Swing None Standard Unterminated 10 <= 0.75 Gbps Half Swing None Long Unterminated| Modes | Data Rate | Transmitter | | Reference Channel | Receiver | | :---: | :---: | :---: | :---: | :---: | :---: | | | | Swing | De-emphasis | | Termination | | 3 | $\leq 3.5$ Gbps | Half Swing | EQ1 | Short | 80-125 ohms | | 4 | $\leq 2.0$ Gbps | Half Swing | EQ1 | Standard | 80-125 ohms | | 5 | $\leq 1.0$ Gbps | Half Swing | EQ1 | Long | 80-125 ohms | | 6 | $\leq 1.5 \mathrm{Gbps}$ | Half Swing | EQ1 | Short/Standard | Unterminated | | 7 | $\leq 1.0$ Gbps | Half Swing | EQ1 | Long | Unterminated | | 8 | < 1.5 Gbps | Half Swing | None | Short | Unterminated | | 9 | $\leq 1.0 \mathrm{Gbps}$ | Half Swing | None | Standard | Unterminated | | 10 | $\leq 0.75$ Gbps | Half Swing | None | Long | Unterminated |


11 法規要求


所有基於 MIPI D-PHY 的裝置在設計上都應符合適用的法規要求。


12 內建 HS 測試模式 (說明)


圖 64 使用樣式檢查器和產生器進行測試


圖 65 環回模式的替代測試

 12.1 簡介


標準化的內建測試模式簡化了 Rx 和 Tx 的 PHY 層測試。它也可用於生產測試、驗證、互通性測試和自我測試。它需要最低限度的寄存器集來包含錯誤和位元計數器 (請參閱圖 64),或是支援迴路測試 (請參閱圖 65)。測試模式是 PHY 層模式。因此,使用測試模式不需要任何通訊協定層。它著重於 HS 測試,因為 D-PHY 規格版本 v1.0 以上的版本並未修改 LP 作業和 LP 到 HS 的轉換,因此可以照舊進行測試。


前。此新模式將簡化 HS 測試,並允許使用相同或更簡單/昂貴的設備來測試 SSC、Jitter 和均衡等新功能。


HS 測試模式可測試下列項目的公差:
  •  抖動
  •  SSC 參數
  •  等化參數

  • HS 振幅和偏移

  • 時鐘至資料時序

  • 如果裝置允許多通道測試,則進行通道內計時

  • 交叉通話,如果裝置允許多線測試

它不允許測試以下項目:

  • LP 模式時序和層級
  •  LP-HS 時序

  • ULPS 模式時序和等級

  • 通訊協定特定參數


12.2 進入 HS 測試模式


由於通訊協定不應參與進入 HS 測試模式,因此定義了一個簡單的模式或 LP 狀態序列來進入測試模式。

應使用表 8 的 LP Trigger Escape Entry Code 序列 (0b01011101) 來進入測試模式。如果裝置允許透過外部介面進行組態,則測試模式也可以透過外部介面的組態序列來啟動。在此情況下,廠商應公布啟動測試模式所需的順序。


在 HS 測試模式中,裝置的 Rx 應該預期為 HS 資料。如果比較器和(位元和錯誤)計數器已內建以決定 BER,則應重設這些暫存器,裝置在偵測到所有測試通道上的 HS clock/2 模式對齊模式時,應立即執行時脈-資料對齊。對於多通道裝置,此功能可用於決定測試哪一條通道。Tx 端應執行與測試產生器相同的功能。它應該傳送 HS 測試模式的初始化序列,然後再傳送對齊模式。


12.3 HS 測試模式


對齊模式之後,測試產生器應在所有測試的資料通道 (0b00011101) 上傳送同步字,讓裝置進行符號同步。在時鐘通道上,應持續傳送時鐘模式。測試模式是廠商特定的,可以是下列一種或多種模式

  • PRBS (PRBS 9 為優先,度: x 0 + x 5 + x 9 x 0 + x 5 + x 9 x^(0)+x^(5)+x^(9)x^{0}+x^{5}+x^{9}

  • 符合模式 (定義請參閱 CTS)

  • 特定應用程式模式。

PRBS9 是首選的模式。如果裝置支援此模式,則可確保互通性。模式檢查器的定義遵循 C-PHY 規格 [MIPIO2] 第 12 章的說明。為了闡明實作方式,應預期以下圖案 [15:0],並將 16 位元種子暫存器初始化為 0x00FF:

0x00FF、0x83DF、0x1732...,或二進位(LSB 在前):

0b11111111000000001111101111000001010011001110100001110010100100001110011110
0010110101000110110011011000111000100100100011101010110000001000100011000110 0010000100101010100111001000101111011000010101000100111011111001011010100001 0010010011011111001001111110110000110011001010010100110001100011111101001011 0011100011010001011110011010011010010111011111000110110110101100001011010000 0110110010101010111110111010100101000000001110111010010100101110011100010101 1101011110110011000010010010110111101000011011100001011001

如果使用廠商特定的樣式,則裝置廠商應提供測試樣式的規格。如果此樣式是平衡的,且轉換密度接近 PRBS9 或符合性樣式的值,則可獲得類似的結果。

在內部模式檢查器的情況下,測試產生器和模式檢查器有可能失去同步。在這種情況下,即使資料再次被正確辨識,BER 也不會再回到 0。在這種情況下,有兩種可能性:

  • 其中一種方式是模式檢查器使用預設種子進行重新初始化,並在以 PRBS 作為測試模式的情況下等待種子模式,或等待測試模式中的第一個字元。在這種情況下,第一個字元應該是唯一的。如果發生太多錯誤 (特定於廠商的臨界值),同步丟失的偵測可能會在內部完成。

  • 重新初始化同步損失的第二個可能性是中斷時鐘。在這種情況下,可以透過停止時鐘從外部觸發重新初始化。裝置不應退出 HS 測試模式。可透過同步字(sync word)跟測試樣式來重新啟動解除序列化(de-serialization)。時脈中斷應重設 PRBS 產生器,裝置應重新等待同步模式。中斷偵測時間應設定為等於 T Clk -Miss T Clk -Miss  T_(Clk"-Miss ")\mathrm{T}_{\mathrm{Clk} \text {-Miss }} 時間 (請參閱表 14)。


    如果使用環回(參見圖 65)作為測試模式,則測試模式應透過一個或多個 Tx 通道(由供應商定義)傳送回來。環回資料訊號應與接收到的時脈重新定時。透過這種濾波方式,資料上的任何抖動都會被移除,而 Rx 接收到的時脈則不需任何重新定時即可傳回。

注意:對於 PHY 互操作性 (不需要測試設備),要求至少有一個裝置有整合的模式產生器和檢查器 (請參閱圖 64),而且兩個裝置都支援相同的測試模式。在這種情況下,建議採用模式產生器和檢查器方法,因為這種方法比環回模式更具彈性。


在啟動測試模式之前,均衡設定應從上一次的 HS 設定開始保持不變。Tx 測試可使用測試產生器,套用 Tx 測試所需的模式(請參閱 CTS)。觸發 Tx HS 測試模式產生需要透過外部介面啟動測試模式。如果測試模式是由測試產生器透過裝置的 Rx 端觸發,則 Tx 需要傳送與 Rx 接收到的相同資料(迴路)或計數器值(錯誤檢查器)。


如果使用模式檢查器和計數器暫存器,廠商應指定如何存取這些暫存器。對這些計數器的存取可透過 I2C 或 SPI 等外部介面來實作,否則裝置應透過一個 D-PHY Tx 通道傳送計數器數值。計數器應有足夠的深度,至少可運作 20 秒而不會出現溢出。如果發生溢出,計數器應從 0 開始。位元/訊框計數器暫存器可包含位元計數器或訊框 計數器,其中廠商需要指定計數器值與接收位元數之間的因數。錯誤計數器總是要包含錯誤數目。為了支援透過模式檢查器測試模式的裝置的 Tx 測試,Tx 通道可以將位元/錯誤計數器以連續資料流的方式傳送;或者,如果計數器的值沒有透過連結傳送,它可以自動傳送裝置廠商指定的測試模式。


12.4 特殊情況:多車道測試


如果裝置允許在多個通道上使用 PRBS 作為測試樣式,則每個通道都應該使用不同的種子。第 0 頻道應使用 0 xFF,第 1 頻道應使用 0 xFE,如此類推,讓每一頻道有不同的資料穿越連結。這樣就可以測試交談。如果使用特定於應用程式的樣式,這些樣式也應該建構為不同的通道。應用程式特定測試模式的確切定義由裝置供應商決定,並且必須由裝置供應商記錄。


12.5 退出 HS 測試模式


進入測試模式後,裝置應保持在測試模式中,直到被指示離開測試模式為止,例如,LP11 狀態被施加至少 500 毫秒,或裝置被電源循環。


如果可以透過外部介面來設定測試模式,那麼同樣的介面也可以用來退出測試模式。在這種情況下,裝置廠商必須記錄退出順序。


附件 A 邏輯 PHY-Protocol 介面說明 (說明性)


PHY 通訊協定介面 (PHY Protocol Interface, PPI) 用來建立 PHY Lane 模組與通訊堆疊較高通訊協定層之間的連線。這裡所描述的介面是通用的,與應用程式無關。

本附件僅供參考。D-PHY 規格的一致性並不取決於此處定義的 PPI 的任何部分。因此,本附件避免使用規範性語言,也不使用「應該」或「應該」等字眼。取而代之的是,本附件使用「是」和「做」等現在式語言來描述 PPI。讀者可以將本附件視為實作範例的描述,而非規範。本附件中描述的信令介面 PHY 通訊協定介面 (PPI) 是可選的。但是,如果模組包含 PPI 介面,則應按照本附件的描述來實作。

此 PPI 已針對控制 D-PHY 以及傳送和接收平行資料進行最佳化。此處描述的介面定義為晶片上的連接,並不試圖最小化訊號數,或定義 PPI 訊號的時序參數或電壓等級。


A.1 訊號描述


表 38 定義 PPI 中使用的訊號。對於有多個資料通道的 PHY,每個通道使用一組 PPI 訊號。每個信號都被指定為六個類別之一:高速傳輸訊號、高速接收訊號、逃逸模式傳輸訊號、逃逸模式接收訊號、控制訊號和錯誤訊號。支援雙向 Escape 模式的雙向高速資料通道幾乎包含表中所列的所有信號。單向車道或時鐘車道只包括信號的子集。每個信號的方向都列為「I」或「O」。方向為「I」的訊號是 PHY 輸入,由通訊協定驅動。方向為「O」的訊號為 PHY 輸出,驅動至通訊協定。對於此邏輯介面,大多數的時鐘都被描述為在 PHY 外部產生,但任何特定的 PHY 可能會以不同的方式實作時鐘電路。


表 38 中的 「類別 」列顯示每個訊號適用於哪些車道模組類型。類別名稱在表 1 中描述,為方便起見,在此總結。每個類別使用四個字母的縮寫來描述,定義為 。第一個字母,Side,可以是 M(Master)或 S(Slave)。第二個字母,High-Speed capabilities,可以是 F(正向資料)、R(反向和正向資料)或 C(時鐘)。第三個和第四個字母分別表示正向和逆向的 Escape 模式能力。對於資料通道,第三個字母可以是 A (全部) 或 E (僅事件 - 觸發器和 ULPS),而第四個字母可以是 A (全部,包括 LPDT)、E (僅事件、觸發器和 ULPS)、Y (任何但非無:所以是 A 或 E) 或 N (無)。對於資料通道(Data Lane),四個識別字母中的任何一個都可以用 X 取代,以表示每個可用選項都是適當的。對於 Clock Lane,只有第一個字母可以是 X ,而其他三個字母永遠是 CNN。


訊號描述包含設計人員可選擇資料路徑寬度的選項,以簡化 D-PHY 與高階通訊協定邏輯之間的時序閉合任務。


通訊協定和 D-PHY 會根據表 38 所述,選擇最適合操作的資料路徑寬度。匯流排寬度選擇基於邏輯二進位輸入,如 TxDataWidthHS[1:0] 和 RxDataWidthHS[1:0] 所說明。匯流排寬度可以在目前的序列完成後,根據操作需求修改。一個 IC 中傳送功能的 PPI 資料路徑寬度不一定要與另一個 IC 中接收功能的 PPI 資料路徑寬度一致。無論 PPI Tx 和 Rx 資料路徑的寬度為何,D-PHY 都能傳送和接收任何大於零的整數字。每組透過 PPI 傳輸的資料都附有一組資料驗證訊號,以顯示哪些字包含要傳輸的有效資料,或哪些字包含實際從通道接收的資料。


本節中的所有時序圖都是指一個位元組匯流排寬度的情況。

表 38 PPI 訊號
 符號  總監  類別  說明

高速傳輸訊號
TxDDRCIkHS-I 1
MXXX
MCNN
MXXX MCNN| MXXX | | :--- | | MCNN |

資料列高速傳輸 DDR 時脈。此訊號用於透過 Lane 互連傳輸高速資料位元。所有資料巷使用相同的 TxDDRCIkHS-I(同相)時脈訊號。
Data Lane High-Speed Transmit DDR Clock. This signal is used to transmit High-Speed data bits over the Lane Interconnect. All Data Lanes use the same TxDDRCIkHS-I (in-phase) clock signal.| Data Lane High-Speed Transmit DDR Clock. | | :--- | | This signal is used to transmit High-Speed data bits over the Lane Interconnect. All Data Lanes use the same TxDDRCIkHS-I (in-phase) clock signal. |
TxDDRCIkHS-Q I MCNN

Clock Lane High-Speed Transmit DDR Clock(時脈通道高速傳輸 DDR 時脈)。此訊號用於產生 Lane Interconnect 的高速時脈訊號。TxDDRCIkHS-Q (正交) 時鐘信號與 TxDDRCIkHS-I 時鐘信號相移。
Clock Lane High-Speed Transmit DDR Clock. This signal is used to generate the High-Speed clock signal for the Lane Interconnect. The TxDDRCIkHS-Q (quadrature) clock signal is phase shifted from the TxDDRCIkHS-I clock signal.| Clock Lane High-Speed Transmit DDR Clock. | | :--- | | This signal is used to generate the High-Speed clock signal for the Lane Interconnect. The TxDDRCIkHS-Q (quadrature) clock signal is phase shifted from the TxDDRCIkHS-I clock signal. |
TxWordCIkHS 0
MXXX
SRXX
MXXX SRXX| MXXX | | :--- | | SRXX |

高速傳輸字時脈。用於同步高速傳輸時脈領域中的 PPI 訊號。建議所有傳輸通道模組共用一個 TxWordCIkHS 訊號。TxWordCIkHS 的頻率取決於高速傳輸資料的寬度,如下所示:- 8 位元寬度,TxDataHS[7:0],高速傳輸字時脈正好是 1 / 8 1 / 8 1//81 / 8 高速資料速率。 - 16 位元寬度,TxDataHS[15:0],高速傳輸字時脈正好是 1 / 16 1 / 16 1//161 / 16 高速資料速率。 - 32 位元寬度,TxDataHS[31:0],高速傳輸資料時脈正好是 1 / 32 1 / 32 1//321 / 32 高速資料速率。
High-Speed Transmit Word Clock. This is used to synchronize PPI signals in the high-speed transmit clock domain. It is recommended that all transmitting lane modules share one TxWordCIkHS signal. The frequency of TxWordCIkHS is dependent upon the width of the High-Speed Transmit Data, as follows: - 8-bit width, TxDataHS[7:0], the High-Speed Transmit Word Clock is exactly 1//8 the high-speed data rate. - 16-bit width, TxDataHS[15:0], the High-Speed Transmit Word Clock is exactly 1//16 the high-speed data rate. - 32-bit width, TxDataHS[31:0], the High-Speed Transmit data Clock is exactly 1//32 the high-speed data rate.| High-Speed Transmit Word Clock. | | :--- | | This is used to synchronize PPI signals in the high-speed transmit clock domain. It is recommended that all transmitting lane modules share one TxWordCIkHS signal. The frequency of TxWordCIkHS is dependent upon the width of the High-Speed Transmit Data, as follows: | | - 8-bit width, TxDataHS[7:0], the High-Speed Transmit Word Clock is exactly $1 / 8$ the high-speed data rate. | | - 16-bit width, TxDataHS[15:0], the High-Speed Transmit Word Clock is exactly $1 / 16$ the high-speed data rate. | | - 32-bit width, TxDataHS[31:0], the High-Speed Transmit data Clock is exactly $1 / 32$ the high-speed data rate. |
 TxDataWidthHS[1:0] (傳送資料寬度) I MXXX SRXX  MXXX   SRXX  {:[" MXXX "],[" SRXX "]:}\begin{aligned} & \text { MXXX } \\ & \text { SRXX } \end{aligned}

高速傳輸資料匯流排寬度選擇。選擇 TxDataHS 的匯流排寬度: - TxDataWidthHS[1:0] = 00:8 位元,TxDataHS[7:0]。- TxDataWidthHS[1:0] = 01:16 位元,TxDataHS[15:0] - TxDataWidthHS[1:0] = 10:32 位元,TxDataHS[31:0] - TxDataWidthHS[1:0] = 11:未使用,保留。實作可支援任何資料寬度 - 一個固定寬度、寬度子集或以上定義的所有寬度。
High-Speed Transmit Data bus Width Select. Selects the bus width of TxDataHS: - TxDataWidthHS[1:0] = 00: 8-bit, TxDataHS[7:0]. - TxDataWidthHS[1:0] = 01: 16-bit, TxDataHS[15:0] - TxDataWidthHS[1:0] = 10: 32-bit, TxDataHS[31:0] - TxDataWidthHS[1:0] = 11: not used, reserved. An implementation may support any data width - one fixed width, or subset of widths or all widths defined above.| High-Speed Transmit Data bus Width Select. | | :--- | | Selects the bus width of TxDataHS: | | - TxDataWidthHS[1:0] = 00: 8-bit, TxDataHS[7:0]. | | - TxDataWidthHS[1:0] = 01: 16-bit, TxDataHS[15:0] | | - TxDataWidthHS[1:0] = 10: 32-bit, TxDataHS[31:0] | | - TxDataWidthHS[1:0] = 11: not used, reserved. | | An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. |

TxDataHS[7:0],或 TxDataHS[15:0],或 TxDataHS[31:0]
I
MXXX
SRXX
MXXX SRXX| MXXX | | :--- | | SRXX |

高速傳輸資料匯流排寬度。要傳輸的高速資料。如果 TxWordValidHS 訊號顯示要傳輸的位元超過 8 位元,則在實體介面上的位元組傳輸順序為 TxDataHS[7:0] 之後,TxDataHS[15:8] 之後,TxDataHS[23:16] 之後,TxDataHS[31:24] 之後。資料會在 TxWordCIkHS 的上升緣擷取。根據傳輸資料路徑的寬度,高速傳輸資料匯流排定義了下列訊號: - 8 位元寬度 - TxDataHS[7:0] - 16 位元寬度 - TxDataHS[15:0] - 32 位元寬度 - TxDataHS[31:0] 實作可以支援任何資料寬度 - 一個固定寬度、或寬度的子集、或以上定義的所有寬度。LSB 將作為第一位元傳輸,而 MSB 則作為最後一位元傳輸。
High-Speed Transmit Data bus width. High-speed data to be transmitted. If the TxWordValidHS signals indicate that more than 8 bits are to be transmitted, then the byte transmission order over the physical interface is TxDataHS[7:0] followed by TxDataHS[15:8] followed by TxDataHS[23:16] followed by TxDataHS[31:24]. Data is captured on rising edges of TxWordCIkHS. The following signals are defined for the High-Speed Transmit Data bus based on the width of the transmit data path: - 8-bit width - TxDataHS[7:0] - 16-bit width - TxDataHS[15:0] - 32-bit width - TxDataHS[31:0] An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be transmitted as the first bit and the MSB will be transmitted as the last bit.| High-Speed Transmit Data bus width. | | :--- | | High-speed data to be transmitted. If the TxWordValidHS signals indicate that more than 8 bits are to be transmitted, then the byte transmission order over the physical interface is TxDataHS[7:0] followed by TxDataHS[15:8] followed by TxDataHS[23:16] followed by TxDataHS[31:24]. Data is captured on rising edges of TxWordCIkHS. The following signals are defined for the High-Speed Transmit Data bus based on the width of the transmit data path: | | - 8-bit width - TxDataHS[7:0] | | - 16-bit width - TxDataHS[15:0] | | - 32-bit width - TxDataHS[31:0] | | An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be transmitted as the first bit and the MSB will be transmitted as the last bit. |
Symbol Dir Categories Description High-Speed Transmit Signals TxDDRCIkHS-I 1 "MXXX MCNN" "Data Lane High-Speed Transmit DDR Clock. This signal is used to transmit High-Speed data bits over the Lane Interconnect. All Data Lanes use the same TxDDRCIkHS-I (in-phase) clock signal." TxDDRCIkHS-Q I MCNN "Clock Lane High-Speed Transmit DDR Clock. This signal is used to generate the High-Speed clock signal for the Lane Interconnect. The TxDDRCIkHS-Q (quadrature) clock signal is phase shifted from the TxDDRCIkHS-I clock signal." TxWordCIkHS 0 "MXXX SRXX" "High-Speed Transmit Word Clock. This is used to synchronize PPI signals in the high-speed transmit clock domain. It is recommended that all transmitting lane modules share one TxWordCIkHS signal. The frequency of TxWordCIkHS is dependent upon the width of the High-Speed Transmit Data, as follows: - 8-bit width, TxDataHS[7:0], the High-Speed Transmit Word Clock is exactly 1//8 the high-speed data rate. - 16-bit width, TxDataHS[15:0], the High-Speed Transmit Word Clock is exactly 1//16 the high-speed data rate. - 32-bit width, TxDataHS[31:0], the High-Speed Transmit data Clock is exactly 1//32 the high-speed data rate." TxDataWidthHS[1:0] I " MXXX SRXX " "High-Speed Transmit Data bus Width Select. Selects the bus width of TxDataHS: - TxDataWidthHS[1:0] = 00: 8-bit, TxDataHS[7:0]. - TxDataWidthHS[1:0] = 01: 16-bit, TxDataHS[15:0] - TxDataWidthHS[1:0] = 10: 32-bit, TxDataHS[31:0] - TxDataWidthHS[1:0] = 11: not used, reserved. An implementation may support any data width - one fixed width, or subset of widths or all widths defined above." TxDataHS[7:0], or TxDataHS[15:0], or TxDataHS[31:0] I "MXXX SRXX" "High-Speed Transmit Data bus width. High-speed data to be transmitted. If the TxWordValidHS signals indicate that more than 8 bits are to be transmitted, then the byte transmission order over the physical interface is TxDataHS[7:0] followed by TxDataHS[15:8] followed by TxDataHS[23:16] followed by TxDataHS[31:24]. Data is captured on rising edges of TxWordCIkHS. The following signals are defined for the High-Speed Transmit Data bus based on the width of the transmit data path: - 8-bit width - TxDataHS[7:0] - 16-bit width - TxDataHS[15:0] - 32-bit width - TxDataHS[31:0] An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be transmitted as the first bit and the MSB will be transmitted as the last bit."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | High-Speed Transmit Signals | | | | | TxDDRCIkHS-I | 1 | MXXX <br> MCNN | Data Lane High-Speed Transmit DDR Clock. <br> This signal is used to transmit High-Speed data bits over the Lane Interconnect. All Data Lanes use the same TxDDRCIkHS-I (in-phase) clock signal. | | TxDDRCIkHS-Q | I | MCNN | Clock Lane High-Speed Transmit DDR Clock. <br> This signal is used to generate the High-Speed clock signal for the Lane Interconnect. The TxDDRCIkHS-Q (quadrature) clock signal is phase shifted from the TxDDRCIkHS-I clock signal. | | TxWordCIkHS | 0 | MXXX <br> SRXX | High-Speed Transmit Word Clock. <br> This is used to synchronize PPI signals in the high-speed transmit clock domain. It is recommended that all transmitting lane modules share one TxWordCIkHS signal. The frequency of TxWordCIkHS is dependent upon the width of the High-Speed Transmit Data, as follows: <br> - 8-bit width, TxDataHS[7:0], the High-Speed Transmit Word Clock is exactly $1 / 8$ the high-speed data rate. <br> - 16-bit width, TxDataHS[15:0], the High-Speed Transmit Word Clock is exactly $1 / 16$ the high-speed data rate. <br> - 32-bit width, TxDataHS[31:0], the High-Speed Transmit data Clock is exactly $1 / 32$ the high-speed data rate. | | TxDataWidthHS[1:0] | I | $\begin{aligned} & \text { MXXX } \\ & \text { SRXX } \end{aligned}$ | High-Speed Transmit Data bus Width Select. <br> Selects the bus width of TxDataHS: <br> - TxDataWidthHS[1:0] = 00: 8-bit, TxDataHS[7:0]. <br> - TxDataWidthHS[1:0] = 01: 16-bit, TxDataHS[15:0] <br> - TxDataWidthHS[1:0] = 10: 32-bit, TxDataHS[31:0] <br> - TxDataWidthHS[1:0] = 11: not used, reserved. <br> An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. | | TxDataHS[7:0], or TxDataHS[15:0], or TxDataHS[31:0] | I | MXXX <br> SRXX | High-Speed Transmit Data bus width. <br> High-speed data to be transmitted. If the TxWordValidHS signals indicate that more than 8 bits are to be transmitted, then the byte transmission order over the physical interface is TxDataHS[7:0] followed by TxDataHS[15:8] followed by TxDataHS[23:16] followed by TxDataHS[31:24]. Data is captured on rising edges of TxWordCIkHS. The following signals are defined for the High-Speed Transmit Data bus based on the width of the transmit data path: <br> - 8-bit width - TxDataHS[7:0] <br> - 16-bit width - TxDataHS[15:0] <br> - 32-bit width - TxDataHS[31:0] <br> An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be transmitted as the first bit and the MSB will be transmitted as the last bit. |
 符號  總監  類別  說明

TxWordValidHS[0], 或 TxWordValidHS[1:0], 或 TxWordValidHS[3:0].
TxWordValidHS[0], or TxWordValidHS[1:0], or TxWordValidHS[3:0]| TxWordValidHS[0], | | :--- | | or | | TxWordValidHS[1:0], | | or | | TxWordValidHS[3:0] |
I
MXXX
SRXX
MXXX SRXX| MXXX | | :--- | | SRXX |

高速傳輸字資料有效。當高速傳輸資料寬度大於 8 位元時,必須指出哪些 8 位元區段包含有效的傳輸資料,才能傳輸任何數量的字。以下傳輸同步字訊號是根據傳輸資料路徑的寬度來定義: - 8 位元寬度 - TxWordValidHS[0] - 16 位元寬度 - TxWordValidHS[1:0] - 32 位元寬度 - TxWordValidHS[3:0] 以下傳輸字資料有效訊號指示 TxDataHS 資料匯流排中哪些位元包含要傳輸的有效資料,如下所示:- TxWordValidHS[0] - TxDataHS[7:0] 包含要傳輸的有效資料 - TxWordValidHS[1] - TxDataHS[15:8] 包含要傳輸的有效資料 - TxWordValidHS[2] - TxDataHS[23:16] 包含要傳輸的有效資料 - TxWordValidHS[3] - TxDataHS[31:24] 包含要傳輸的有效資料。
High-Speed Transmit Word Data Valid. When the High-Speed Transmit Data width is greater than 8 bits it is necessary to indicate which 8 -bit segments contain valid transmit data to be able to transmit any number of words. The following Transmit Sync Word signals are defined based on the width of the transmit data path: - 8-bit width - TxWordValidHS[0] - 16-bit width - TxWordValidHS[1:0] - 32-bit width - TxWordValidHS[3:0] The following Transmit Word Data Valid signals indicate which bits of the TxDataHS data bus contain valid data to transmit as follows: - TxWordValidHS[0] - TxDataHS[7:0] contains valid data to be transmitted - TxWordValidHS[1] - TxDataHS[15:8] contains valid data to be transmitted - TxWordValidHS[2] - TxDataHS[23:16] contains valid data to be transmitted - TxWordValidHS[3] - TxDataHS[31:24] contains valid data to be transmitted.| High-Speed Transmit Word Data Valid. | | :--- | | When the High-Speed Transmit Data width is greater than 8 bits it is necessary to indicate which 8 -bit segments contain valid transmit data to be able to transmit any number of words. The following Transmit Sync Word signals are defined based on the width of the transmit data path: | | - 8-bit width - TxWordValidHS[0] | | - 16-bit width - TxWordValidHS[1:0] | | - 32-bit width - TxWordValidHS[3:0] | | The following Transmit Word Data Valid signals indicate which bits of the TxDataHS data bus contain valid data to transmit as follows: | | - TxWordValidHS[0] - TxDataHS[7:0] contains valid data to be transmitted | | - TxWordValidHS[1] - TxDataHS[15:8] contains valid data to be transmitted | | - TxWordValidHS[2] - TxDataHS[23:16] contains valid data to be transmitted | | - TxWordValidHS[3] - TxDataHS[31:24] contains valid data to be transmitted. |
TxEqActiveHS I MXXX
這是一個對電平敏感的旗號,表示均衡的作用中狀態。當此旗號為高時,表示均衡已啟用。當此旗號為低時,表示均衡已停用。
TxEqLevelHS I MXXX
這是一個對等級敏感的旗號,表示等化等級。當此旗號為低(即 0)時,表示低層級的均衡 ( 3.5 dB + / 1 dB 3.5 dB + / 1 dB 3.5dB+//-1dB3.5 \mathrm{~dB}+/-1 \mathrm{~dB} ) 已啟用。當此旗號為高 (即 1) 時,表示啟用了高階均衡 ( 7 dB + / 1 dB 7 dB + / 1 dB 7dB+//-1dB7 \mathrm{~dB}+/-1 \mathrm{~dB} )。
TxRequestHS I
MXXX
SRXX
MCNN
MXXX SRXX MCNN| MXXX | | :--- | | SRXX | | MCNN |

高速傳輸要求和資料有效。TxRequestHS 上的低到高轉換會使 Lane 模組啟動 Start-of-Transmission 序列。TxRequest 上的高-低轉換會使 Lane 模組啟動傳輸結束序列。對於 Clock Lanes,這個高電位有效信號會使 Lane Module 開始傳輸高速時脈。對於資料通道 (Data Lanes),這個高電位有效訊號也表示通訊協定正在驅動 TxDataHS 上的有效資料進行傳輸。當 TxRequestHS 和 TxReadyHS 在同一個上升的 TxWordCIkHS 時脈邊緣都啟動時,Lane 模組會接受資料。當 TxRequestHS 啟動時,協定總是提供有效的傳輸資料。一旦確定,TxRequestHS 就會保持高電平,直到資料被接受為止(如 TxReadyHS 所示)。只有當 TxRequestEsc 為低時,TxRequestHS 才會被斷言。
High-Speed Transmit Request and Data Valid. A low-to-high transition on TxRequestHS causes the Lane Module to initiate a Start-of-Transmission sequence. A high-tolow transition on TxRequest causes the Lane Module to initiate an End-of-Transmission sequence. For Clock Lanes, this active high signal causes the Lane Module to begin transmitting a High-Speed clock. For Data Lanes, this active high signal also indicates that the protocol is driving valid data on TxDataHS to be transmitted. The Lane Module accepts the data when both TxRequestHS and TxReadyHS are active on the same rising TxWordCIkHS clock edge. The protocol always provides valid transmit data when TxRequestHS is active. Once asserted, TxRequestHS remains high until the data has been accepted, as indicated by TxReadyHS. TxRequestHS is only asserted while TxRequestEsc is low.| High-Speed Transmit Request and Data Valid. | | :--- | | A low-to-high transition on TxRequestHS causes the Lane Module to initiate a Start-of-Transmission sequence. A high-tolow transition on TxRequest causes the Lane Module to initiate an End-of-Transmission sequence. | | For Clock Lanes, this active high signal causes the Lane Module to begin transmitting a High-Speed clock. | | For Data Lanes, this active high signal also indicates that the protocol is driving valid data on TxDataHS to be transmitted. The Lane Module accepts the data when both TxRequestHS and TxReadyHS are active on the same rising TxWordCIkHS clock edge. The protocol always provides valid transmit data when TxRequestHS is active. Once asserted, TxRequestHS remains high until the data has been accepted, as indicated by TxReadyHS. | | TxRequestHS is only asserted while TxRequestEsc is low. |
TxReadyHS O
MXXX
SRXX
MXXX SRXX| MXXX | | :--- | | SRXX |

高速傳輸就緒。此高動態信號表示 TxDataHS 已經被 Lane 模組接受,可以進行序列傳輸。TxReadyHS 在 TxWordCIkHS 的上升緣有效。TxReadyHS 可選擇在偏移校準期間使用,以指示 SoT 已結束,資料通道正在傳輸偏移突波 (時脈模式)。
High-Speed Transmit Ready. This active high signal indicates that TxDataHS is accepted by the Lane Module to be serially transmitted. TxReadyHS is valid on rising edges of TxWordCIkHS. Optionally, TxReadyHS can be used during deskew calibration to indicate that SoT has ended and data lanes are transmitting deskew burst (clock pattern).| High-Speed Transmit Ready. | | :--- | | This active high signal indicates that TxDataHS is accepted by the Lane Module to be serially transmitted. TxReadyHS is valid on rising edges of TxWordCIkHS. | | Optionally, TxReadyHS can be used during deskew calibration to indicate that SoT has ended and data lanes are transmitting deskew burst (clock pattern). |
Symbol Dir Categories Description "TxWordValidHS[0], or TxWordValidHS[1:0], or TxWordValidHS[3:0]" I "MXXX SRXX" "High-Speed Transmit Word Data Valid. When the High-Speed Transmit Data width is greater than 8 bits it is necessary to indicate which 8 -bit segments contain valid transmit data to be able to transmit any number of words. The following Transmit Sync Word signals are defined based on the width of the transmit data path: - 8-bit width - TxWordValidHS[0] - 16-bit width - TxWordValidHS[1:0] - 32-bit width - TxWordValidHS[3:0] The following Transmit Word Data Valid signals indicate which bits of the TxDataHS data bus contain valid data to transmit as follows: - TxWordValidHS[0] - TxDataHS[7:0] contains valid data to be transmitted - TxWordValidHS[1] - TxDataHS[15:8] contains valid data to be transmitted - TxWordValidHS[2] - TxDataHS[23:16] contains valid data to be transmitted - TxWordValidHS[3] - TxDataHS[31:24] contains valid data to be transmitted." TxEqActiveHS I MXXX This is a level sensitive flag indicating the equalization active state. When this flag is high, it indicates the equalization is enabled. When this flag is low, it indicates the equalization is disabled. TxEqLevelHS I MXXX This is a level sensitive flag indicating the equalization level. When this flag is low (i.e., zero), it indicates a low level of equalization ( 3.5dB+//-1dB ) is active. When this flag is high (i.e., one), it indicates a high level of equalization ( 7dB+//-1dB ) is active. TxRequestHS I "MXXX SRXX MCNN" "High-Speed Transmit Request and Data Valid. A low-to-high transition on TxRequestHS causes the Lane Module to initiate a Start-of-Transmission sequence. A high-tolow transition on TxRequest causes the Lane Module to initiate an End-of-Transmission sequence. For Clock Lanes, this active high signal causes the Lane Module to begin transmitting a High-Speed clock. For Data Lanes, this active high signal also indicates that the protocol is driving valid data on TxDataHS to be transmitted. The Lane Module accepts the data when both TxRequestHS and TxReadyHS are active on the same rising TxWordCIkHS clock edge. The protocol always provides valid transmit data when TxRequestHS is active. Once asserted, TxRequestHS remains high until the data has been accepted, as indicated by TxReadyHS. TxRequestHS is only asserted while TxRequestEsc is low." TxReadyHS O "MXXX SRXX" "High-Speed Transmit Ready. This active high signal indicates that TxDataHS is accepted by the Lane Module to be serially transmitted. TxReadyHS is valid on rising edges of TxWordCIkHS. Optionally, TxReadyHS can be used during deskew calibration to indicate that SoT has ended and data lanes are transmitting deskew burst (clock pattern)."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | TxWordValidHS[0], <br> or <br> TxWordValidHS[1:0], <br> or <br> TxWordValidHS[3:0] | I | MXXX <br> SRXX | High-Speed Transmit Word Data Valid. <br> When the High-Speed Transmit Data width is greater than 8 bits it is necessary to indicate which 8 -bit segments contain valid transmit data to be able to transmit any number of words. The following Transmit Sync Word signals are defined based on the width of the transmit data path: <br> - 8-bit width - TxWordValidHS[0] <br> - 16-bit width - TxWordValidHS[1:0] <br> - 32-bit width - TxWordValidHS[3:0] <br> The following Transmit Word Data Valid signals indicate which bits of the TxDataHS data bus contain valid data to transmit as follows: <br> - TxWordValidHS[0] - TxDataHS[7:0] contains valid data to be transmitted <br> - TxWordValidHS[1] - TxDataHS[15:8] contains valid data to be transmitted <br> - TxWordValidHS[2] - TxDataHS[23:16] contains valid data to be transmitted <br> - TxWordValidHS[3] - TxDataHS[31:24] contains valid data to be transmitted. | | TxEqActiveHS | I | MXXX | This is a level sensitive flag indicating the equalization active state. When this flag is high, it indicates the equalization is enabled. When this flag is low, it indicates the equalization is disabled. | | TxEqLevelHS | I | MXXX | This is a level sensitive flag indicating the equalization level. When this flag is low (i.e., zero), it indicates a low level of equalization ( $3.5 \mathrm{~dB}+/-1 \mathrm{~dB}$ ) is active. When this flag is high (i.e., one), it indicates a high level of equalization ( $7 \mathrm{~dB}+/-1 \mathrm{~dB}$ ) is active. | | TxRequestHS | I | MXXX <br> SRXX <br> MCNN | High-Speed Transmit Request and Data Valid. <br> A low-to-high transition on TxRequestHS causes the Lane Module to initiate a Start-of-Transmission sequence. A high-tolow transition on TxRequest causes the Lane Module to initiate an End-of-Transmission sequence. <br> For Clock Lanes, this active high signal causes the Lane Module to begin transmitting a High-Speed clock. <br> For Data Lanes, this active high signal also indicates that the protocol is driving valid data on TxDataHS to be transmitted. The Lane Module accepts the data when both TxRequestHS and TxReadyHS are active on the same rising TxWordCIkHS clock edge. The protocol always provides valid transmit data when TxRequestHS is active. Once asserted, TxRequestHS remains high until the data has been accepted, as indicated by TxReadyHS. <br> TxRequestHS is only asserted while TxRequestEsc is low. | | TxReadyHS | O | MXXX <br> SRXX | High-Speed Transmit Ready. <br> This active high signal indicates that TxDataHS is accepted by the Lane Module to be serially transmitted. TxReadyHS is valid on rising edges of TxWordCIkHS. <br> Optionally, TxReadyHS can be used during deskew calibration to indicate that SoT has ended and data lanes are transmitting deskew burst (clock pattern). |
 符號  總監  類別  說明
TxSkewCalHS I MXXX

高速傳輸偏移校正。這是一個可選的引腳,用來啟動發送器的週期性偏移突發。TxSkewCalHS 上的低到高轉換會導致 PHY 啟動偏移校準。TxSkewCalHS 上的高電平轉換為低電平,會導致 PHY 停止偏移模式傳輸,並啟動傳輸結束序列。
High-Speed Transmit Skew Calibration. This is an optional pin to initiate the periodic deskew burst at the transmitter. A low-to-high transition on TxSkewCalHS causes the PHY to initiate a deskew calibration. A high-to-low transition on TxSkewCalHS causes the PHY to stop deskew pattern transmission and initiate an end-oftransmission sequence.| High-Speed Transmit Skew Calibration. | | :--- | | This is an optional pin to initiate the periodic deskew burst at the transmitter. | | A low-to-high transition on TxSkewCalHS causes the PHY to initiate a deskew calibration. | | A high-to-low transition on TxSkewCalHS causes the PHY to stop deskew pattern transmission and initiate an end-oftransmission sequence. |

高速接收訊號
RxWordCIkHS 0
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收字時脈。用來同步高速接收時脈域中的訊號。RxWordCIkHS 是透過分割回收的高速時脈產生。RxWordCIkHS 的頻率取決於高速接收資料的寬度,如下所示:- 8 位元寬度,RxDataHS[7:0],高速接收字時脈正好是 1 / 8 1 / 8 1//81 / 8 高速接收資料速率。 - 16 位元寬度,RxDataHS[15:0],高速接收字時脈正好是 1 / 16 1 / 16 1//161 / 16 高速接收資料速率。
High-Speed Receive Word Clock. This is used to synchronize signals in the high-speed receive clock domain. The RxWordCIkHS is generated by dividing the recovered high-speed clock. The frequency of RxWordCIkHS is dependent upon the width of the High-Speed Receive Data, as follows: - 8-bit width, RxDataHS[7:0], the High-Speed Receive Word Clock is exactly 1//8 the high-speed received data rate. - 16-bit width, RxDataHS[15:0], the High-Speed Receive Word Clock is exactly 1//16 the high-speed received data rate. - 32-bit width, RxDataHS[31:0], the High-Speed Receive Word Clock is exactly 1//32 the high-speed received data rate.| High-Speed Receive Word Clock. | | :--- | | This is used to synchronize signals in the high-speed receive clock domain. The RxWordCIkHS is generated by dividing the recovered high-speed clock. The frequency of RxWordCIkHS is dependent upon the width of the High-Speed Receive Data, as follows: | | - 8-bit width, RxDataHS[7:0], the High-Speed Receive Word Clock is exactly $1 / 8$ the high-speed received data rate. | | - 16-bit width, RxDataHS[15:0], the High-Speed Receive Word Clock is exactly $1 / 16$ the high-speed received data rate. | | - 32-bit width, RxDataHS[31:0], the High-Speed Receive Word Clock is exactly $1 / 32$ the high-speed received data rate. |
 RxDataWidthHS[1:0] I
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收資料寬度選擇。選擇 RxDataHS 的匯流排寬度: - RxDataWidthHS[1:0] = 00:8 位元,RxDataHS[7:0] - RxDataWidthHS[1:0] = 01:16 位元,RxDataHS[15:0] - RxDataWidthHS[1:0] = 10:32 位元,RxDataHS[31:0] - RxDataWidthHS[1:0] = 11:未使用,保留。實作可支援任何資料寬度 - 一個固定寬度、或寬度子集、或以上定義的所有寬度。
High-Speed Receive Data Width Select. Selects the bus width of RxDataHS: - RxDataWidthHS[1:0] = 00: 8-bit, RxDataHS[7:0] - RxDataWidthHS[1:0] = 01: 16-bit, RxDataHS[15:0] - RxDataWidthHS[1:0] = 10: 32-bit, RxDataHS[31:0] - RxDataWidthHS[1:0] = 11: not used, reserved. An implementation may support any data width - one fixed width, or subset of widths or all widths defined above.| High-Speed Receive Data Width Select. | | :--- | | Selects the bus width of RxDataHS: | | - RxDataWidthHS[1:0] = 00: 8-bit, RxDataHS[7:0] | | - RxDataWidthHS[1:0] = 01: 16-bit, RxDataHS[15:0] | | - RxDataWidthHS[1:0] = 10: 32-bit, RxDataHS[31:0] | | - RxDataWidthHS[1:0] = 11: not used, reserved. | | An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. |

RxDataHS[7:0],或 RxDataHS[15:0],或 RxDataHS[31:0]
0
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收資料。車道模組接收的高速資料。如果 RxValidHS 訊號顯示接收的位元超過 8 位元,則透過實體介面的位元組接收順序為 RxDataHS[7:0] 之後,RxDataHS[15:8] 之後,RxDataHS[23:16] 之後,RxDataHS[31:24] 之後。資料會在 RxWordClkHS 的上升緣傳輸。根據接收資料路徑的寬度,高速接收資料定義了下列信號: - 8 位元寬度 - RxDataHS[7:0] - 16 位元寬度 - RxDataHS[15:0] - 32 位元寬度 - RxDataHS[31:0] 實作可以支援任何資料寬度 - 一個固定寬度、或寬度的子集、或以上定義的所有寬度。LSB 將作為第一位元接收,MSB 則作為最後一位元接收。
High-Speed Receive Data. High-speed data received by the lane module. If the RxValidHS signals indicate that more than 8 bits were received, then the byte reception order over the physical interface is RxDataHS[7:0] followed by RxDataHS[15:8] followed by RxDataHS[23:16] followed by RxDataHS[31:24]. Data is transferred on rising edges of RxWordClkHS. The following signals are defined for the High-Speed Receive Data based on the width of the receive data path: - 8-bit width - RxDataHS[7:0] - 16-bit width - RxDataHS[15:0] - 32-bit width - RxDataHS[31:0] An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be received as the first bit and the MSB will be received as the last bit.| High-Speed Receive Data. | | :--- | | High-speed data received by the lane module. If the RxValidHS signals indicate that more than 8 bits were received, then the byte reception order over the physical interface is RxDataHS[7:0] followed by RxDataHS[15:8] followed by RxDataHS[23:16] followed by RxDataHS[31:24]. Data is transferred on rising edges of RxWordClkHS. The following signals are defined for the High-Speed Receive Data based on the width of the receive data path: | | - 8-bit width - RxDataHS[7:0] | | - 16-bit width - RxDataHS[15:0] | | - 32-bit width - RxDataHS[31:0] | | An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be received as the first bit and the MSB will be received as the last bit. |
Symbol Dir Categories Description TxSkewCalHS I MXXX "High-Speed Transmit Skew Calibration. This is an optional pin to initiate the periodic deskew burst at the transmitter. A low-to-high transition on TxSkewCalHS causes the PHY to initiate a deskew calibration. A high-to-low transition on TxSkewCalHS causes the PHY to stop deskew pattern transmission and initiate an end-oftransmission sequence." High-Speed Receive Signals RxWordCIkHS 0 "MRXX SXXX" "High-Speed Receive Word Clock. This is used to synchronize signals in the high-speed receive clock domain. The RxWordCIkHS is generated by dividing the recovered high-speed clock. The frequency of RxWordCIkHS is dependent upon the width of the High-Speed Receive Data, as follows: - 8-bit width, RxDataHS[7:0], the High-Speed Receive Word Clock is exactly 1//8 the high-speed received data rate. - 16-bit width, RxDataHS[15:0], the High-Speed Receive Word Clock is exactly 1//16 the high-speed received data rate. - 32-bit width, RxDataHS[31:0], the High-Speed Receive Word Clock is exactly 1//32 the high-speed received data rate." RxDataWidthHS[1:0] I "MRXX SXXX" "High-Speed Receive Data Width Select. Selects the bus width of RxDataHS: - RxDataWidthHS[1:0] = 00: 8-bit, RxDataHS[7:0] - RxDataWidthHS[1:0] = 01: 16-bit, RxDataHS[15:0] - RxDataWidthHS[1:0] = 10: 32-bit, RxDataHS[31:0] - RxDataWidthHS[1:0] = 11: not used, reserved. An implementation may support any data width - one fixed width, or subset of widths or all widths defined above." RxDataHS[7:0], or RxDataHS[15:0], or RxDataHS[31:0] 0 "MRXX SXXX" "High-Speed Receive Data. High-speed data received by the lane module. If the RxValidHS signals indicate that more than 8 bits were received, then the byte reception order over the physical interface is RxDataHS[7:0] followed by RxDataHS[15:8] followed by RxDataHS[23:16] followed by RxDataHS[31:24]. Data is transferred on rising edges of RxWordClkHS. The following signals are defined for the High-Speed Receive Data based on the width of the receive data path: - 8-bit width - RxDataHS[7:0] - 16-bit width - RxDataHS[15:0] - 32-bit width - RxDataHS[31:0] An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be received as the first bit and the MSB will be received as the last bit."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | TxSkewCalHS | I | MXXX | High-Speed Transmit Skew Calibration. <br> This is an optional pin to initiate the periodic deskew burst at the transmitter. <br> A low-to-high transition on TxSkewCalHS causes the PHY to initiate a deskew calibration. <br> A high-to-low transition on TxSkewCalHS causes the PHY to stop deskew pattern transmission and initiate an end-oftransmission sequence. | | High-Speed Receive Signals | | | | | RxWordCIkHS | 0 | MRXX <br> SXXX | High-Speed Receive Word Clock. <br> This is used to synchronize signals in the high-speed receive clock domain. The RxWordCIkHS is generated by dividing the recovered high-speed clock. The frequency of RxWordCIkHS is dependent upon the width of the High-Speed Receive Data, as follows: <br> - 8-bit width, RxDataHS[7:0], the High-Speed Receive Word Clock is exactly $1 / 8$ the high-speed received data rate. <br> - 16-bit width, RxDataHS[15:0], the High-Speed Receive Word Clock is exactly $1 / 16$ the high-speed received data rate. <br> - 32-bit width, RxDataHS[31:0], the High-Speed Receive Word Clock is exactly $1 / 32$ the high-speed received data rate. | | RxDataWidthHS[1:0] | I | MRXX <br> SXXX | High-Speed Receive Data Width Select. <br> Selects the bus width of RxDataHS: <br> - RxDataWidthHS[1:0] = 00: 8-bit, RxDataHS[7:0] <br> - RxDataWidthHS[1:0] = 01: 16-bit, RxDataHS[15:0] <br> - RxDataWidthHS[1:0] = 10: 32-bit, RxDataHS[31:0] <br> - RxDataWidthHS[1:0] = 11: not used, reserved. <br> An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. | | RxDataHS[7:0], or RxDataHS[15:0], or RxDataHS[31:0] | 0 | MRXX <br> SXXX | High-Speed Receive Data. <br> High-speed data received by the lane module. If the RxValidHS signals indicate that more than 8 bits were received, then the byte reception order over the physical interface is RxDataHS[7:0] followed by RxDataHS[15:8] followed by RxDataHS[23:16] followed by RxDataHS[31:24]. Data is transferred on rising edges of RxWordClkHS. The following signals are defined for the High-Speed Receive Data based on the width of the receive data path: <br> - 8-bit width - RxDataHS[7:0] <br> - 16-bit width - RxDataHS[15:0] <br> - 32-bit width - RxDataHS[31:0] <br> An implementation may support any data width - one fixed width, or subset of widths or all widths defined above. The LSB will be received as the first bit and the MSB will be received as the last bit. |
 符號  總監  類別  說明

RxValidHS[0],或 RxValidHS[1:0],或 RxValidHS[3:0]
O
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

高速接收資料有效。此高動態信號表示車道模組在 RxDataHS 輸出上驅動資料到通訊協定層。沒有「RxReadyHS」訊號,協定層預期會在 RxWordCIkHS 的每個上升緣(其中任何 RxValidHS 位元被斷言)擷取 RxDataHS。通訊協定層並不提供減慢 (「節流」) 接收資料的功能。以下高速接收資料有效信號是根據接收資料路徑的寬度定義的: - 8 位元寬度 - RxValidHS[0] - 16 位元寬度 - RxValidHS[1:0] - 32 位元寬度 - RxValidHS[3:0] 以下高速接收資料有效信號指示 RxDataHS 資料匯流排中哪些位元包含有效資料,如下所示:- RxValidHS[0] - RxDataHS[7:0] 包含從通道接收的有效資料 - RxValidHS[1] - RxDataHS[15:8] 包含從通道接收的有效資料 - RxValidHS[2] - RxDataHS[23:16] 包含從通道接收的有效資料 - RxValidHS[3] - RxDataHS[31:24] 包含從通道接收的有效資料。
High-Speed Receive Data Valid. This active high signal indicates that the lane module is driving data to the protocol layer on the RxDataHS output. There is no "RxReadyHS" signal, and the protocol layer is expected to capture RxDataHS on every rising edge of RxWordCIkHS where any RxValidHS bit is asserted. There is no provision for the protocol layer to slow down ("throttle") the receive data. The following High-Speed Receive Data Valid signals are defined based on the width of the receive data path: - 8-bit width - RxValidHS[0] - 16-bit width - RxValidHS[1:0] - 32-bit width - RxValidHS[3:0] The following High-Speed Receive Data Valid signals indicate which bits of the RxDataHS data bus contain valid data as follows: - RxValidHS[0] - RxDataHS[7:0] contains valid data that was received from the channel - RxValidHS[1] - RxDataHS[15:8] contains valid data that was received from the channel - RxValidHS[2] - RxDataHS[23:16] contains valid data that was received from the channel - RxValidHS[3] - RxDataHS[31:24] contains valid data that was received from the channel.| High-Speed Receive Data Valid. | | :--- | | This active high signal indicates that the lane module is driving data to the protocol layer on the RxDataHS output. There is no "RxReadyHS" signal, and the protocol layer is expected to capture RxDataHS on every rising edge of RxWordCIkHS where any RxValidHS bit is asserted. There is no provision for the protocol layer to slow down ("throttle") the receive data. | | The following High-Speed Receive Data Valid signals are defined based on the width of the receive data path: | | - 8-bit width - RxValidHS[0] | | - 16-bit width - RxValidHS[1:0] | | - 32-bit width - RxValidHS[3:0] | | The following High-Speed Receive Data Valid signals indicate which bits of the RxDataHS data bus contain valid data as follows: | | - RxValidHS[0] - RxDataHS[7:0] contains valid data that was received from the channel | | - RxValidHS[1] - RxDataHS[15:8] contains valid data that was received from the channel | | - RxValidHS[2] - RxDataHS[23:16] contains valid data that was received from the channel | | - RxValidHS[3] - RxDataHS[31:24] contains valid data that was received from the channel. |
RxActiveHS O
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

High-Speed Reception Active(高速接收有效)。此高動態信號表示 Lane 模組正積極接收來自 Lane 互連的高速傳輸。
High-Speed Reception Active. This active high signal indicates that the Lane Module is actively receiving a High-Speed transmission from the Lane interconnect.| High-Speed Reception Active. | | :--- | | This active high signal indicates that the Lane Module is actively receiving a High-Speed transmission from the Lane interconnect. |
RxSyncHS 0
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

Receiver Synchronization Observed(接收器同步觀察)。此高動態信號表示 Lane 模組看到適當的同步化事件。在典型的高速傳輸中,當 RxActiveHS 首次被斷定時,RxSyncHS 在高速傳輸開始時的 RxWordClkHS 的一個週期內為高電平。
Receiver Synchronization Observed. This active high signal indicates that the Lane Module has seen an appropriate synchronization event. In a typical High-Speed transmission, RxSyncHS is high for one cycle of RxWordClkHS at the beginning of a High-Speed transmission when RxActiveHS is first asserted.| Receiver Synchronization Observed. | | :--- | | This active high signal indicates that the Lane Module has seen an appropriate synchronization event. In a typical High-Speed transmission, RxSyncHS is high for one cycle of RxWordClkHS at the beginning of a High-Speed transmission when RxActiveHS is first asserted. |
RxCIkActiveHS 0 SCNN

接收器時脈有效。此異步高電位有效訊號表示時脈通道正在接收 DDR 時脈訊號。
Receiver Clock Active. This asynchronous, active high signal indicates that a Clock Lane is receiving a DDR clock signal.| Receiver Clock Active. | | :--- | | This asynchronous, active high signal indicates that a Clock Lane is receiving a DDR clock signal. |
RxDDRCIkHS 0 SCNN

接收器 DDR 時脈。這是接收到的 DDR 時脈 - 如果需要,可由通訊協定使用。當 RxClkActiveHS 為低時,此訊號即為低。
Receiver DDR Clock. This is the received DDR clock - it may be used by the protocol if required. This signal is low whenever RxClkActiveHS is low.| Receiver DDR Clock. | | :--- | | This is the received DDR clock - it may be used by the protocol if required. This signal is low whenever RxClkActiveHS is low. |
RxSkewCalHS 0 SXXX

高速接收偏移校正。這個可選的高動態信號表示正在接收高速偏移突波。當接收到 all-ones 同步模式時,RxSkewCalHS 被設定為有效狀態;當 Dp 和 Dn 轉換回 LP-11 停止狀態時,RxSkewCalHS 被清除為非有效狀態。
High-Speed Receive Skew Calibration. This optional active high signal indicates that the high speed deskew burst is being received. RxSkewCalHS is set to the active state when the all-ones sync pattern is received, and is cleared to the inactive state when Dp and Dn transition back to the LP-11 Stop State.| High-Speed Receive Skew Calibration. | | :--- | | This optional active high signal indicates that the high speed deskew burst is being received. RxSkewCalHS is set to the active state when the all-ones sync pattern is received, and is cleared to the inactive state when Dp and Dn transition back to the LP-11 Stop State. |
Symbol Dir Categories Description RxValidHS[0], or RxValidHS[1:0], or RxValidHS[3:0] O "MRXX SXXX" "High-Speed Receive Data Valid. This active high signal indicates that the lane module is driving data to the protocol layer on the RxDataHS output. There is no "RxReadyHS" signal, and the protocol layer is expected to capture RxDataHS on every rising edge of RxWordCIkHS where any RxValidHS bit is asserted. There is no provision for the protocol layer to slow down ("throttle") the receive data. The following High-Speed Receive Data Valid signals are defined based on the width of the receive data path: - 8-bit width - RxValidHS[0] - 16-bit width - RxValidHS[1:0] - 32-bit width - RxValidHS[3:0] The following High-Speed Receive Data Valid signals indicate which bits of the RxDataHS data bus contain valid data as follows: - RxValidHS[0] - RxDataHS[7:0] contains valid data that was received from the channel - RxValidHS[1] - RxDataHS[15:8] contains valid data that was received from the channel - RxValidHS[2] - RxDataHS[23:16] contains valid data that was received from the channel - RxValidHS[3] - RxDataHS[31:24] contains valid data that was received from the channel." RxActiveHS O "MRXX SXXX" "High-Speed Reception Active. This active high signal indicates that the Lane Module is actively receiving a High-Speed transmission from the Lane interconnect." RxSyncHS 0 "MRXX SXXX" "Receiver Synchronization Observed. This active high signal indicates that the Lane Module has seen an appropriate synchronization event. In a typical High-Speed transmission, RxSyncHS is high for one cycle of RxWordClkHS at the beginning of a High-Speed transmission when RxActiveHS is first asserted." RxCIkActiveHS 0 SCNN "Receiver Clock Active. This asynchronous, active high signal indicates that a Clock Lane is receiving a DDR clock signal." RxDDRCIkHS 0 SCNN "Receiver DDR Clock. This is the received DDR clock - it may be used by the protocol if required. This signal is low whenever RxClkActiveHS is low." RxSkewCalHS 0 SXXX "High-Speed Receive Skew Calibration. This optional active high signal indicates that the high speed deskew burst is being received. RxSkewCalHS is set to the active state when the all-ones sync pattern is received, and is cleared to the inactive state when Dp and Dn transition back to the LP-11 Stop State."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | RxValidHS[0], or RxValidHS[1:0], or RxValidHS[3:0] | O | MRXX <br> SXXX | High-Speed Receive Data Valid. <br> This active high signal indicates that the lane module is driving data to the protocol layer on the RxDataHS output. There is no "RxReadyHS" signal, and the protocol layer is expected to capture RxDataHS on every rising edge of RxWordCIkHS where any RxValidHS bit is asserted. There is no provision for the protocol layer to slow down ("throttle") the receive data. <br> The following High-Speed Receive Data Valid signals are defined based on the width of the receive data path: <br> - 8-bit width - RxValidHS[0] <br> - 16-bit width - RxValidHS[1:0] <br> - 32-bit width - RxValidHS[3:0] <br> The following High-Speed Receive Data Valid signals indicate which bits of the RxDataHS data bus contain valid data as follows: <br> - RxValidHS[0] - RxDataHS[7:0] contains valid data that was received from the channel <br> - RxValidHS[1] - RxDataHS[15:8] contains valid data that was received from the channel <br> - RxValidHS[2] - RxDataHS[23:16] contains valid data that was received from the channel <br> - RxValidHS[3] - RxDataHS[31:24] contains valid data that was received from the channel. | | RxActiveHS | O | MRXX <br> SXXX | High-Speed Reception Active. <br> This active high signal indicates that the Lane Module is actively receiving a High-Speed transmission from the Lane interconnect. | | RxSyncHS | 0 | MRXX <br> SXXX | Receiver Synchronization Observed. <br> This active high signal indicates that the Lane Module has seen an appropriate synchronization event. In a typical High-Speed transmission, RxSyncHS is high for one cycle of RxWordClkHS at the beginning of a High-Speed transmission when RxActiveHS is first asserted. | | RxCIkActiveHS | 0 | SCNN | Receiver Clock Active. <br> This asynchronous, active high signal indicates that a Clock Lane is receiving a DDR clock signal. | | RxDDRCIkHS | 0 | SCNN | Receiver DDR Clock. <br> This is the received DDR clock - it may be used by the protocol if required. This signal is low whenever RxClkActiveHS is low. | | RxSkewCalHS | 0 | SXXX | High-Speed Receive Skew Calibration. <br> This optional active high signal indicates that the high speed deskew burst is being received. RxSkewCalHS is set to the active state when the all-ones sync pattern is received, and is cleared to the inactive state when Dp and Dn transition back to the LP-11 Stop State. |
 符號  總監  類別  說明

逃逸模式傳輸訊號
TxClkEsc I MXXX SXXY  MXXX   SXXY  {:[" MXXX "],[" SXXY "]:}\begin{aligned} & \text { MXXX } \\ & \text { SXXY } \end{aligned}

Escape mode Transmit Clock(逃逸模式傳輸時脈)。此時鐘直接用於產生逃逸序列。此時鐘的週期決定第 6.6.2 節所定義的低功率信號的相位時間。因此,它受 D-PHY 規格的規範部分限制。請參閱第 9 節。請注意,此時鐘是用來同步 TurnRequest,並且包含在任何支援雙向高速運作的模組中,即使該模組並不支援傳輸或雙向逃逸模式。
Escape mode Transmit Clock. This clock is directly used to generate escape sequences. The period of this clock determines the phase times for Low-Power signals as defined in Section 6.6.2. It is therefore constrained by the normative part of the D-PHY specification. See Section 9. Note that this clock is used to synchronize TurnRequest and is included for any module that supports bi-directional High-Speed operation, even if that module does not support transmit or bidirectional escape mode.| Escape mode Transmit Clock. | | :--- | | This clock is directly used to generate escape sequences. The period of this clock determines the phase times for Low-Power signals as defined in Section 6.6.2. It is therefore constrained by the normative part of the D-PHY specification. See Section 9. Note that this clock is used to synchronize TurnRequest and is included for any module that supports bi-directional High-Speed operation, even if that module does not support transmit or bidirectional escape mode. |
TxRequestEsc I M X X X S X X Y M X X X S X X Y {:[MXXX],[SXXY]:}\begin{aligned} & M X X X \\ & S X X Y \end{aligned}

逃逸模式傳輸請求。此高動態信號與 TxLpdtEsc、TxUlpsEsc 或 TxTriggerEsc 的一個位元一起確斷,用於要求進入逃逸模式。一旦進入逃逸模式,Lane 會一直保持在逃逸模式,直到 TxRequestEsc 被去斷。TxRequestEsc 只有在 TxRequestHS 為低時才會被通訊協定斷言。
Escape mode Transmit Request. This active high signal, asserted together with exactly one of TxLpdtEsc, TxUlpsEsc, or one bit of TxTriggerEsc, is used to request entry into escape mode. Once in escape mode, the Lane stays in escape mode until TxRequestEsc is de-asserted. TxRequestEsc is only asserted by the protocol while TxRequestHS is low.| Escape mode Transmit Request. | | :--- | | This active high signal, asserted together with exactly one of TxLpdtEsc, TxUlpsEsc, or one bit of TxTriggerEsc, is used to request entry into escape mode. Once in escape mode, the Lane stays in escape mode until TxRequestEsc is de-asserted. TxRequestEsc is only asserted by the protocol while TxRequestHS is low. |
TxLpdtEsc I
MXAX
SXXA
MXAX SXXA| MXAX | | :--- | | SXXA |

Escape 模式傳輸低功率資料。此高動態信號與 TxRequestEsc 一起斷開,使 Lane 模組進入低功率資料傳輸模式。Lane 模組會維持在此模式,直到 TxRequestEsc 被解除。當 TxLpdtEsc 斷定時,TxUlpsEsc 和 TxTriggerEsc 的所有位元為低。
Escape mode Transmit Low-Power Data. This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter Low-Power data transmission mode. The Lane Module remains in this mode until TxRequestEsc is de-asserted. TxUlpsEsc and all bits of TxTriggerEsc are low when TxLpdtEsc is asserted.| Escape mode Transmit Low-Power Data. | | :--- | | This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter Low-Power data transmission mode. The Lane Module remains in this mode until TxRequestEsc is de-asserted. | | TxUlpsEsc and all bits of TxTriggerEsc are low when TxLpdtEsc is asserted. |
TxUlpsExit I
MXXX
SXXY
MCNN
MXXX SXXY MCNN| MXXX | | :--- | | SXXY | | MCNN |

Transmit ULP Exit Sequence(傳輸 ULP 離開順序)。當 ULP 狀態啟動且通訊協定準備好離開 ULP 狀態時,此高動態信號會被斷言。PHY 在 TxUlpsExit 斷定後離開 ULP 狀態,並開始驅動 Mark-1。PHY 稍後會在 TxRequestEsc 被去斷時驅動 Stop 狀態 (LP-11)。TxUlpsExit 與 TxClkEsc 同步。當 Lane 未處於 ULP 狀態時,此訊號會被忽略。
Transmit ULP Exit Sequence. This active high signal is asserted when ULP state is active and the protocol is ready to leave ULP state. The PHY leaves ULP state and begins driving Mark-1 after TxUlpsExit is asserted. The PHY later drives the Stop state (LP-11) when TxRequestEsc is deasserted. TxUlpsExit is synchronous to TxClkEsc. This signal is ignored when the Lane is not in the ULP State.| Transmit ULP Exit Sequence. | | :--- | | This active high signal is asserted when ULP state is active and the protocol is ready to leave ULP state. The PHY leaves ULP state and begins driving Mark-1 after TxUlpsExit is asserted. | | The PHY later drives the Stop state (LP-11) when | | TxRequestEsc is deasserted. TxUlpsExit is synchronous to TxClkEsc. | | This signal is ignored when the Lane is not in the ULP State. |
TxUlpsEsc I
MXXX
SXXY
MXXX SXXY| MXXX | | :--- | | SXXY |

Escape mode(逃離模式) Transmit Ultra-Low Power State(傳輸超低功率狀態)。此高動態信號與 TxRequestEsc 一起斷定,使 Lane 模組進入超低功耗狀態。Lane 模組會一直維持在此模式,直到 TxRequestEsc 被解除。當 TxUlpsEsc 斷定時,TxLpdtEsc 和 TxTriggerEsc 的所有位元都為低。
Escape mode Transmit Ultra-Low Power State. This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxRequestEsc is deasserted. TxLpdtEsc and all bits of TxTriggerEsc are low when TxUlpsEsc is asserted.| Escape mode Transmit Ultra-Low Power State. | | :--- | | This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxRequestEsc is deasserted. | | TxLpdtEsc and all bits of TxTriggerEsc are low when TxUlpsEsc is asserted. |
Symbol Dir Categories Description Escape Mode Transmit Signals TxClkEsc I " MXXX SXXY " "Escape mode Transmit Clock. This clock is directly used to generate escape sequences. The period of this clock determines the phase times for Low-Power signals as defined in Section 6.6.2. It is therefore constrained by the normative part of the D-PHY specification. See Section 9. Note that this clock is used to synchronize TurnRequest and is included for any module that supports bi-directional High-Speed operation, even if that module does not support transmit or bidirectional escape mode." TxRequestEsc I "MXXX SXXY" "Escape mode Transmit Request. This active high signal, asserted together with exactly one of TxLpdtEsc, TxUlpsEsc, or one bit of TxTriggerEsc, is used to request entry into escape mode. Once in escape mode, the Lane stays in escape mode until TxRequestEsc is de-asserted. TxRequestEsc is only asserted by the protocol while TxRequestHS is low." TxLpdtEsc I "MXAX SXXA" "Escape mode Transmit Low-Power Data. This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter Low-Power data transmission mode. The Lane Module remains in this mode until TxRequestEsc is de-asserted. TxUlpsEsc and all bits of TxTriggerEsc are low when TxLpdtEsc is asserted." TxUlpsExit I "MXXX SXXY MCNN" "Transmit ULP Exit Sequence. This active high signal is asserted when ULP state is active and the protocol is ready to leave ULP state. The PHY leaves ULP state and begins driving Mark-1 after TxUlpsExit is asserted. The PHY later drives the Stop state (LP-11) when TxRequestEsc is deasserted. TxUlpsExit is synchronous to TxClkEsc. This signal is ignored when the Lane is not in the ULP State." TxUlpsEsc I "MXXX SXXY" "Escape mode Transmit Ultra-Low Power State. This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxRequestEsc is deasserted. TxLpdtEsc and all bits of TxTriggerEsc are low when TxUlpsEsc is asserted."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | Escape Mode Transmit Signals | | | | | TxClkEsc | I | $\begin{aligned} & \text { MXXX } \\ & \text { SXXY } \end{aligned}$ | Escape mode Transmit Clock. <br> This clock is directly used to generate escape sequences. The period of this clock determines the phase times for Low-Power signals as defined in Section 6.6.2. It is therefore constrained by the normative part of the D-PHY specification. See Section 9. Note that this clock is used to synchronize TurnRequest and is included for any module that supports bi-directional High-Speed operation, even if that module does not support transmit or bidirectional escape mode. | | TxRequestEsc | I | $\begin{aligned} & M X X X \\ & S X X Y \end{aligned}$ | Escape mode Transmit Request. <br> This active high signal, asserted together with exactly one of TxLpdtEsc, TxUlpsEsc, or one bit of TxTriggerEsc, is used to request entry into escape mode. Once in escape mode, the Lane stays in escape mode until TxRequestEsc is de-asserted. TxRequestEsc is only asserted by the protocol while TxRequestHS is low. | | TxLpdtEsc | I | MXAX <br> SXXA | Escape mode Transmit Low-Power Data. <br> This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter Low-Power data transmission mode. The Lane Module remains in this mode until TxRequestEsc is de-asserted. <br> TxUlpsEsc and all bits of TxTriggerEsc are low when TxLpdtEsc is asserted. | | TxUlpsExit | I | MXXX <br> SXXY <br> MCNN | Transmit ULP Exit Sequence. <br> This active high signal is asserted when ULP state is active and the protocol is ready to leave ULP state. The PHY leaves ULP state and begins driving Mark-1 after TxUlpsExit is asserted. <br> The PHY later drives the Stop state (LP-11) when <br> TxRequestEsc is deasserted. TxUlpsExit is synchronous to TxClkEsc. <br> This signal is ignored when the Lane is not in the ULP State. | | TxUlpsEsc | I | MXXX <br> SXXY | Escape mode Transmit Ultra-Low Power State. <br> This active high signal is asserted with TxRequestEsc to cause the Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxRequestEsc is deasserted. <br> TxLpdtEsc and all bits of TxTriggerEsc are low when TxUlpsEsc is asserted. |
 符號  總監  類別  說明
 TxTriggerEsc[3:0] I MXXX SXXY  MXXX   SXXY  {:[" MXXX "],[" SXXY "]:}\begin{aligned} & \text { MXXX } \\ & \text { SXXY } \end{aligned}

逃逸模式傳輸觸發器 0-3。其中一個高動態信號會與 TxRequestEsc 一起斷定,以促使相關的觸發器傳送至整個 Lane 互連。在接收 Lane 模組中,Rx TriggerEsc 的相同位元隨後被斷定,並維持斷定狀態,直到 Lane 互連回到 Stop 狀態為止,這會在傳送器的 TxRequestEsc 解除斷定時發生。在任何給定時間內,只有一位 TxTriggerEsc 會被斷言,而且只有當 TxLpdtEsc 和 TxUlpsEsc 同時為低時才會被斷言。TxTriggerEsc[0] 對應於 Reset-Trigger。TxTriggerEsc[1] 對應於 HS 測試模式觸發的輸入序列。TxTriggerEsc[2] 對應 Unknown-4 Trigger。TxTriggerEsc[3] 對應 Unknown-5 Trigger。
Escape mode Transmit Trigger 0-3. One of these active high signals is asserted with TxRequestEsc to cause the associated Trigger to be sent across the Lane interconnect. In the receiving Lane Module, the same bit of Rx TriggerEsc is then asserted and remains asserted until the Lane interconnect returns to Stop state, which happens when TxRequestEsc is de-asserted at the transmitter. Only one bit of TxTriggerEsc is asserted at any given time, and only when TxLpdtEsc and TxUlpsEsc are both low. TxTriggerEsc[0] corresponds to Reset-Trigger. TxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. TxTriggerEsc[2] corresponds to Unknown-4 Trigger. TxTriggerEsc[3] corresponds to Unknown-5 Trigger.| Escape mode Transmit Trigger 0-3. | | :--- | | One of these active high signals is asserted with TxRequestEsc to cause the associated Trigger to be sent across the Lane interconnect. In the receiving Lane Module, the same bit of Rx TriggerEsc is then asserted and remains asserted until the Lane interconnect returns to Stop state, which happens when TxRequestEsc is de-asserted at the transmitter. | | Only one bit of TxTriggerEsc is asserted at any given time, and only when TxLpdtEsc and TxUlpsEsc are both low. | | TxTriggerEsc[0] corresponds to Reset-Trigger. | | TxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. | | TxTriggerEsc[2] corresponds to Unknown-4 Trigger. | | TxTriggerEsc[3] corresponds to Unknown-5 Trigger. |
TxDataEsc[7:0] I
MXAX
SXXA
MXAX SXXA| MXAX | | :--- | | SXXA |

Escape mode Transmit Data(逃逸模式傳輸資料)。這是在低功率資料傳輸模式下要傳輸的八位元逃逸模式資料。連接至 TxDataEsc[0] 的訊號會先傳送。資料會在 TxCIkEsc 上升緣擷取。
Escape mode Transmit Data. This is the eight bit escape mode data to be transmitted in LowPower data transmission mode. The signal connected to TxDataEsc[0] is transmitted first. Data is captured on rising edges of TxCIkEsc.| Escape mode Transmit Data. | | :--- | | This is the eight bit escape mode data to be transmitted in LowPower data transmission mode. The signal connected to TxDataEsc[0] is transmitted first. Data is captured on rising edges of TxCIkEsc. |
TxValidEsc I
MXAX
SXXA
MXAX SXXA| MXAX | | :--- | | SXXA |

Escape mode Transmit Data Valid(逃逸模式傳輸資料有效)。此高動態信號表示協定驅動 TxDataEsc 上的有效資料進行傳輸。當 TxRequestEsc、TxValidEsc 和 TxReadyEsc 都在同一個上升的 TxClkEsc 時脈邊緣啟動時,Lane 模組會接受資料。
Escape mode Transmit Data Valid. This active high signal indicates that the protocol is driving valid data on TxDataEsc to be transmitted. The Lane Module accepts the data when TxRequestEsc, TxValidEsc and TxReadyEsc are all active on the same rising TxClkEsc clock edge.| Escape mode Transmit Data Valid. | | :--- | | This active high signal indicates that the protocol is driving valid data on TxDataEsc to be transmitted. The Lane Module accepts the data when TxRequestEsc, TxValidEsc and TxReadyEsc are all active on the same rising TxClkEsc clock edge. |
TxReadyEsc O
MXAX
SXXA
MXAX SXXA| MXAX | | :--- | | SXXA |

逃逸模式傳輸就緒。此高動態信號表示 TxDataEsc 已經被 Lane 模組接受,可以進行序列傳輸。TxReadyEsc 在 TxClkEsc 上升沿有效。
Escape mode Transmit Ready. This active high signal indicates that TxDataEsc is accepted by the Lane Module to be serially transmitted. TxReadyEsc is valid on rising edges of TxClkEsc.| Escape mode Transmit Ready. | | :--- | | This active high signal indicates that TxDataEsc is accepted by the Lane Module to be serially transmitted. TxReadyEsc is valid on rising edges of TxClkEsc. |

逃生模式接收訊號
RxCIkEsc O MXXY SXXX

逃逸模式接收時脈。此訊號用於在逃逸模式期間將接收到的資料傳輸至通訊協定。此「時脈」由 Lane 互連中的兩個低功率信號產生。由於逃逸模式資料傳輸的非同步性質,此「時脈」可能不是週期性的。
Escape mode Receive Clock. This signal is used to transfer received data to the protocol during escape mode. This "clock" is generated from the two Low-Power signals in the Lane interconnect. Because of the asynchronous nature of Escape mode data transmission, this "clock" may not be periodic.| Escape mode Receive Clock. | | :--- | | This signal is used to transfer received data to the protocol during escape mode. This "clock" is generated from the two Low-Power signals in the Lane interconnect. Because of the asynchronous nature of Escape mode data transmission, this "clock" may not be periodic. |
RxLpdtEsc O MXXA SXAX

Escape 低功率資料接收模式。這個高電位有效信號被斷定,表示 Lane 模組處於低功率資料接收模式。在此模式下,當 RxValidEsc 啟動時,接收到的資料位元組會驅動到 RxDataEsc 輸出。當 RxLpdtEsc 斷言時,Lane 模組會維持在此模式,直到偵測到 Lane 互連的停止狀態為止。
Escape Low-Power Data Receive mode. This active high signal is asserted to indicate that the Lane Module is in Low-Power data receive mode. While in this mode, received data bytes are driven onto the RxDataEsc output when RxValidEsc is active. The Lane Module remains in this mode with RxLpdtEsc asserted until a Stop state is detected on the Lane interconnect.| Escape Low-Power Data Receive mode. | | :--- | | This active high signal is asserted to indicate that the Lane Module is in Low-Power data receive mode. While in this mode, received data bytes are driven onto the RxDataEsc output when RxValidEsc is active. The Lane Module remains in this mode with RxLpdtEsc asserted until a Stop state is detected on the Lane interconnect. |
RxUlpsEsc O
MXXY
SXXX
MXXY SXXX| MXXY | | :--- | | SXXX |

Escape Ultra-Low Power(接收)模式。此高動態信號被斷言,表示 Lane 模組已進入超低功耗狀態。在 RxUlpsEsc 斷言時,Lane 模組會維持在此模式,直到偵測到 Lane 互連的停止狀態為止。
Escape Ultra-Low Power (Receive) mode. This active high signal is asserted to indicate that the Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsEsc asserted until a Stop state is detected on the Lane interconnect.| Escape Ultra-Low Power (Receive) mode. | | :--- | | This active high signal is asserted to indicate that the Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsEsc asserted until a Stop state is detected on the Lane interconnect. |
Symbol Dir Categories Description TxTriggerEsc[3:0] I " MXXX SXXY " "Escape mode Transmit Trigger 0-3. One of these active high signals is asserted with TxRequestEsc to cause the associated Trigger to be sent across the Lane interconnect. In the receiving Lane Module, the same bit of Rx TriggerEsc is then asserted and remains asserted until the Lane interconnect returns to Stop state, which happens when TxRequestEsc is de-asserted at the transmitter. Only one bit of TxTriggerEsc is asserted at any given time, and only when TxLpdtEsc and TxUlpsEsc are both low. TxTriggerEsc[0] corresponds to Reset-Trigger. TxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. TxTriggerEsc[2] corresponds to Unknown-4 Trigger. TxTriggerEsc[3] corresponds to Unknown-5 Trigger." TxDataEsc[7:0] I "MXAX SXXA" "Escape mode Transmit Data. This is the eight bit escape mode data to be transmitted in LowPower data transmission mode. The signal connected to TxDataEsc[0] is transmitted first. Data is captured on rising edges of TxCIkEsc." TxValidEsc I "MXAX SXXA" "Escape mode Transmit Data Valid. This active high signal indicates that the protocol is driving valid data on TxDataEsc to be transmitted. The Lane Module accepts the data when TxRequestEsc, TxValidEsc and TxReadyEsc are all active on the same rising TxClkEsc clock edge." TxReadyEsc O "MXAX SXXA" "Escape mode Transmit Ready. This active high signal indicates that TxDataEsc is accepted by the Lane Module to be serially transmitted. TxReadyEsc is valid on rising edges of TxClkEsc." Escape Mode Receive Signals RxCIkEsc O MXXY SXXX "Escape mode Receive Clock. This signal is used to transfer received data to the protocol during escape mode. This "clock" is generated from the two Low-Power signals in the Lane interconnect. Because of the asynchronous nature of Escape mode data transmission, this "clock" may not be periodic." RxLpdtEsc O MXXA SXAX "Escape Low-Power Data Receive mode. This active high signal is asserted to indicate that the Lane Module is in Low-Power data receive mode. While in this mode, received data bytes are driven onto the RxDataEsc output when RxValidEsc is active. The Lane Module remains in this mode with RxLpdtEsc asserted until a Stop state is detected on the Lane interconnect." RxUlpsEsc O "MXXY SXXX" "Escape Ultra-Low Power (Receive) mode. This active high signal is asserted to indicate that the Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsEsc asserted until a Stop state is detected on the Lane interconnect."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | TxTriggerEsc[3:0] | I | $\begin{aligned} & \text { MXXX } \\ & \text { SXXY } \end{aligned}$ | Escape mode Transmit Trigger 0-3. <br> One of these active high signals is asserted with TxRequestEsc to cause the associated Trigger to be sent across the Lane interconnect. In the receiving Lane Module, the same bit of Rx TriggerEsc is then asserted and remains asserted until the Lane interconnect returns to Stop state, which happens when TxRequestEsc is de-asserted at the transmitter. <br> Only one bit of TxTriggerEsc is asserted at any given time, and only when TxLpdtEsc and TxUlpsEsc are both low. <br> TxTriggerEsc[0] corresponds to Reset-Trigger. <br> TxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. <br> TxTriggerEsc[2] corresponds to Unknown-4 Trigger. <br> TxTriggerEsc[3] corresponds to Unknown-5 Trigger. | | TxDataEsc[7:0] | I | MXAX <br> SXXA | Escape mode Transmit Data. <br> This is the eight bit escape mode data to be transmitted in LowPower data transmission mode. The signal connected to TxDataEsc[0] is transmitted first. Data is captured on rising edges of TxCIkEsc. | | TxValidEsc | I | MXAX <br> SXXA | Escape mode Transmit Data Valid. <br> This active high signal indicates that the protocol is driving valid data on TxDataEsc to be transmitted. The Lane Module accepts the data when TxRequestEsc, TxValidEsc and TxReadyEsc are all active on the same rising TxClkEsc clock edge. | | TxReadyEsc | O | MXAX <br> SXXA | Escape mode Transmit Ready. <br> This active high signal indicates that TxDataEsc is accepted by the Lane Module to be serially transmitted. TxReadyEsc is valid on rising edges of TxClkEsc. | | Escape Mode Receive Signals | | | | | RxCIkEsc | O | MXXY SXXX | Escape mode Receive Clock. <br> This signal is used to transfer received data to the protocol during escape mode. This "clock" is generated from the two Low-Power signals in the Lane interconnect. Because of the asynchronous nature of Escape mode data transmission, this "clock" may not be periodic. | | RxLpdtEsc | O | MXXA SXAX | Escape Low-Power Data Receive mode. <br> This active high signal is asserted to indicate that the Lane Module is in Low-Power data receive mode. While in this mode, received data bytes are driven onto the RxDataEsc output when RxValidEsc is active. The Lane Module remains in this mode with RxLpdtEsc asserted until a Stop state is detected on the Lane interconnect. | | RxUlpsEsc | O | MXXY <br> SXXX | Escape Ultra-Low Power (Receive) mode. <br> This active high signal is asserted to indicate that the Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsEsc asserted until a Stop state is detected on the Lane interconnect. |
 符號  總監  類別  說明
 RxTriggerEsc[3:0] O
MXXY
SXXX
MXXY SXXX| MXXY | | :--- | | SXXX |

逃逸模式接收觸發器 0-3。這些高動態信號表示已接收到觸發事件。斷定的 RxTriggerEsc 訊號保持作用中,直到偵測到 Lane 互連上的 Stop 狀態。RxTriggerEsc[0] 對應 Reset-Trigger。RxTriggerEsc[1] 對應於 HS 測試模式觸發的進入序列。RxTriggerEsc[2] 對應 Unknown-4 Trigger。RxTriggerEsc[3] 對應 Unknown-5 Trigger。
Escape mode Receive Trigger 0-3. These active high signals indicate that a trigger event has been received. The asserted RxTriggerEsc signal remains active until a Stop state is detected on the Lane interconnect. RxTriggerEsc[0] corresponds to Reset-Trigger. RxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. RxTriggerEsc[2] corresponds to Unknown-4 Trigger. RxTriggerEsc[3] corresponds to Unknown-5 Trigger.| Escape mode Receive Trigger 0-3. | | :--- | | These active high signals indicate that a trigger event has been received. The asserted RxTriggerEsc signal remains active until a Stop state is detected on the Lane interconnect. | | RxTriggerEsc[0] corresponds to Reset-Trigger. | | RxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. | | RxTriggerEsc[2] corresponds to Unknown-4 Trigger. | | RxTriggerEsc[3] corresponds to Unknown-5 Trigger. |
RxDataEsc[7:0] O
MXXA
SXAX
MXXA SXAX| MXXA | | :--- | | SXAX |

逃逸模式接收資料。這是 Lane 模組接收到的八位元逃逸模式低功耗資料。先接收連接至 RxDataEsc[0] 的訊號。資料在 RxCIkEsc 的上升緣傳輸。
Escape mode Receive Data. This is the eight-bit escape mode Low-Power data received by the Lane Module. The signal connected to RxDataEsc[0] was received first. Data is transferred on rising edges of RxCIkEsc.| Escape mode Receive Data. | | :--- | | This is the eight-bit escape mode Low-Power data received by the Lane Module. The signal connected to RxDataEsc[0] was received first. Data is transferred on rising edges of RxCIkEsc. |
RxValidEsc O
MXXA
SXAX
MXXA SXAX| MXXA | | :--- | | SXAX |

Escape 模式接收資料有效。此高動態信號表示 Lane 模組正在 RxDataEsc 輸出上驅動有效資料至通訊協定。沒有「RxReadyEsc」訊號,而通訊協定會在 RxClkEsc 的每個上升緣(RxValidEsc 斷定)擷取 RxDataEsc。通訊協定沒有規定要減慢接收資料的速度 (「節流」)。
Escape mode Receive Data Valid. This active high signal indicates that the Lane Module is driving valid data to the protocol on the RxDataEsc output. There is no "RxReadyEsc" signal, and the protocol is expected to capture RxDataEsc on every rising edge of RxClkEsc where RxValidEsc is asserted. There is no provision for the protocol to slow down ("throttle") the receive data.| Escape mode Receive Data Valid. | | :--- | | This active high signal indicates that the Lane Module is driving valid data to the protocol on the RxDataEsc output. There is no "RxReadyEsc" signal, and the protocol is expected to capture RxDataEsc on every rising edge of RxClkEsc where RxValidEsc is asserted. There is no provision for the protocol to slow down ("throttle") the receive data. |
 控制信號
 轉彎要求 I
XRXX
XFXY
XRXX XFXY| XRXX | | :--- | | XFXY |

掉頭請求。這個高電位有效信號用來表示通訊協定希望將 Lane 轉向,允許對方開始傳輸。TurnRequest 在 TxClkEsc 上升沿有效。TurnRequest 僅對目前為傳送器 (Direction=0) 的 Lane 模組有效。如果 Lane 模組處於接收模式 (Direction=1),則會忽略此訊號。
Turn Around Request. This active high signal is used to indicate that the protocol desires to turn the Lane around, allowing the other side to begin transmission. TurnRequest is valid on rising edges of TxClkEsc. TurnRequest is only meaningful for a Lane Module that is currently the transmitter (Direction=0). If the Lane Module is in receive mode (Direction=1), this signal is ignored.| Turn Around Request. | | :--- | | This active high signal is used to indicate that the protocol desires to turn the Lane around, allowing the other side to begin transmission. TurnRequest is valid on rising edges of TxClkEsc. TurnRequest is only meaningful for a Lane Module that is currently the transmitter (Direction=0). If the Lane Module is in receive mode (Direction=1), this signal is ignored. |
 方向 0 XRXX XFXY  XRXX   XFXY  {:[" XRXX "],[" XFXY "]:}\begin{aligned} & \text { XRXX } \\ & \text { XFXY } \end{aligned}

傳送/接收方向。此訊號用來指示 Lane 互連的目前方向。Direction=0 時,Lane 處於傳輸模式 ( 0 = 0 = 0=0= 輸出)。Direction=1 時,Lane 處於接收模式 (1=輸入)。
Transmit/Receive Direction. This signal is used to indicate the current direction of the Lane interconnect. When Direction=0, the Lane is in transmit mode ( 0= Output). When Direction=1, the Lane is in receive mode (1=Input).| Transmit/Receive Direction. | | :--- | | This signal is used to indicate the current direction of the Lane interconnect. When Direction=0, the Lane is in transmit mode ( $0=$ Output). When Direction=1, the Lane is in receive mode (1=Input). |
 關閉 I XRXX XFXY  XRXX   XFXY  {:[" XRXX "],[" XFXY "]:}\begin{aligned} & \text { XRXX } \\ & \text { XFXY } \end{aligned}

Disable Turn-around(停用轉換)。此訊號用來防止 (雙向) Lane 進入傳輸模式 - 即使它在 Lane 互連上觀察到 Turn-around 請求。當單向 Lane 模組連接到雙向 Lane 模組時,此功能可防止潛在的「鎖定」情況。
Disable Turn-around. This signal is used to prevent a (bi-directional) Lane from going into transmit mode - even if it observes a turn-around request on the Lane interconnect. This is useful to prevent a potential "lock-up" situation when a unidirectional Lane Module is connected to a bi-directional Lane Module.| Disable Turn-around. | | :--- | | This signal is used to prevent a (bi-directional) Lane from going into transmit mode - even if it observes a turn-around request on the Lane interconnect. This is useful to prevent a potential "lock-up" situation when a unidirectional Lane Module is connected to a bi-directional Lane Module. |
 強制傳輸模式 I
MRXX
MXXY
SXXX
MRXX MXXY SXXX| MRXX | | :--- | | MXXY | | SXXX |

強制車道模組進入接收模式 / 等待停止狀態。此訊號允許通訊協定初始化車道模組,或強制雙向車道模組進入接收模式。此訊號用於初始化或解決爭用情況。當此信號為高電平時,Lane 模組會立即轉換為接收控制模式,並等待 Stop 狀態出現在 Lane 互連上。當使用於初始化時,只有當 Dp & Dn 輸入在 Stop 狀態達到 Tinit 或更長時間時,此訊號才應被釋放,即驅動為低。
Force Lane Module Into Receive mode / Wait for Stop state. This signal allows the protocol to initialize a Lane Module, or force a bi-directional Lane Module, into receive mode. This signal is used during initialization or to resolve a contention situation. When this signal is high, the Lane Module immediately transitions into receive control mode and waits for a Stop state to appear on the Lane interconnect. When used for initialization, this signal should be released, i.e. driven low, only when the Dp & Dn inputs are in Stop state for a time Tinit, or longer.| Force Lane Module Into Receive mode / Wait for Stop state. | | :--- | | This signal allows the protocol to initialize a Lane Module, or force a bi-directional Lane Module, into receive mode. This signal is used during initialization or to resolve a contention situation. When this signal is high, the Lane Module immediately transitions into receive control mode and waits for a Stop state to appear on the Lane interconnect. When used for initialization, this signal should be released, i.e. driven low, only when the Dp & Dn inputs are in Stop state for a time Tinit, or longer. |
Symbol Dir Categories Description RxTriggerEsc[3:0] O "MXXY SXXX" "Escape mode Receive Trigger 0-3. These active high signals indicate that a trigger event has been received. The asserted RxTriggerEsc signal remains active until a Stop state is detected on the Lane interconnect. RxTriggerEsc[0] corresponds to Reset-Trigger. RxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. RxTriggerEsc[2] corresponds to Unknown-4 Trigger. RxTriggerEsc[3] corresponds to Unknown-5 Trigger." RxDataEsc[7:0] O "MXXA SXAX" "Escape mode Receive Data. This is the eight-bit escape mode Low-Power data received by the Lane Module. The signal connected to RxDataEsc[0] was received first. Data is transferred on rising edges of RxCIkEsc." RxValidEsc O "MXXA SXAX" "Escape mode Receive Data Valid. This active high signal indicates that the Lane Module is driving valid data to the protocol on the RxDataEsc output. There is no "RxReadyEsc" signal, and the protocol is expected to capture RxDataEsc on every rising edge of RxClkEsc where RxValidEsc is asserted. There is no provision for the protocol to slow down ("throttle") the receive data." Control Signals TurnRequest I "XRXX XFXY" "Turn Around Request. This active high signal is used to indicate that the protocol desires to turn the Lane around, allowing the other side to begin transmission. TurnRequest is valid on rising edges of TxClkEsc. TurnRequest is only meaningful for a Lane Module that is currently the transmitter (Direction=0). If the Lane Module is in receive mode (Direction=1), this signal is ignored." Direction 0 " XRXX XFXY " "Transmit/Receive Direction. This signal is used to indicate the current direction of the Lane interconnect. When Direction=0, the Lane is in transmit mode ( 0= Output). When Direction=1, the Lane is in receive mode (1=Input)." TurnDisable I " XRXX XFXY " "Disable Turn-around. This signal is used to prevent a (bi-directional) Lane from going into transmit mode - even if it observes a turn-around request on the Lane interconnect. This is useful to prevent a potential "lock-up" situation when a unidirectional Lane Module is connected to a bi-directional Lane Module." ForceRxmode I "MRXX MXXY SXXX" "Force Lane Module Into Receive mode / Wait for Stop state. This signal allows the protocol to initialize a Lane Module, or force a bi-directional Lane Module, into receive mode. This signal is used during initialization or to resolve a contention situation. When this signal is high, the Lane Module immediately transitions into receive control mode and waits for a Stop state to appear on the Lane interconnect. When used for initialization, this signal should be released, i.e. driven low, only when the Dp & Dn inputs are in Stop state for a time Tinit, or longer."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | RxTriggerEsc[3:0] | O | MXXY <br> SXXX | Escape mode Receive Trigger 0-3. <br> These active high signals indicate that a trigger event has been received. The asserted RxTriggerEsc signal remains active until a Stop state is detected on the Lane interconnect. <br> RxTriggerEsc[0] corresponds to Reset-Trigger. <br> RxTriggerEsc[1] corresponds to Entry sequence for HS Test Mode Trigger. <br> RxTriggerEsc[2] corresponds to Unknown-4 Trigger. <br> RxTriggerEsc[3] corresponds to Unknown-5 Trigger. | | RxDataEsc[7:0] | O | MXXA <br> SXAX | Escape mode Receive Data. <br> This is the eight-bit escape mode Low-Power data received by the Lane Module. The signal connected to RxDataEsc[0] was received first. Data is transferred on rising edges of RxCIkEsc. | | RxValidEsc | O | MXXA <br> SXAX | Escape mode Receive Data Valid. <br> This active high signal indicates that the Lane Module is driving valid data to the protocol on the RxDataEsc output. There is no "RxReadyEsc" signal, and the protocol is expected to capture RxDataEsc on every rising edge of RxClkEsc where RxValidEsc is asserted. There is no provision for the protocol to slow down ("throttle") the receive data. | | Control Signals | | | | | TurnRequest | I | XRXX <br> XFXY | Turn Around Request. <br> This active high signal is used to indicate that the protocol desires to turn the Lane around, allowing the other side to begin transmission. TurnRequest is valid on rising edges of TxClkEsc. TurnRequest is only meaningful for a Lane Module that is currently the transmitter (Direction=0). If the Lane Module is in receive mode (Direction=1), this signal is ignored. | | Direction | 0 | $\begin{aligned} & \text { XRXX } \\ & \text { XFXY } \end{aligned}$ | Transmit/Receive Direction. <br> This signal is used to indicate the current direction of the Lane interconnect. When Direction=0, the Lane is in transmit mode ( $0=$ Output). When Direction=1, the Lane is in receive mode (1=Input). | | TurnDisable | I | $\begin{aligned} & \text { XRXX } \\ & \text { XFXY } \end{aligned}$ | Disable Turn-around. <br> This signal is used to prevent a (bi-directional) Lane from going into transmit mode - even if it observes a turn-around request on the Lane interconnect. This is useful to prevent a potential "lock-up" situation when a unidirectional Lane Module is connected to a bi-directional Lane Module. | | ForceRxmode | I | MRXX <br> MXXY <br> SXXX | Force Lane Module Into Receive mode / Wait for Stop state. <br> This signal allows the protocol to initialize a Lane Module, or force a bi-directional Lane Module, into receive mode. This signal is used during initialization or to resolve a contention situation. When this signal is high, the Lane Module immediately transitions into receive control mode and waits for a Stop state to appear on the Lane interconnect. When used for initialization, this signal should be released, i.e. driven low, only when the Dp & Dn inputs are in Stop state for a time Tinit, or longer. |
 符號  總監  類別  說明
ForceTxStopmode I
MXXX
SRXX
SXXY
MXXX SRXX SXXY| MXXX | | :--- | | SRXX | | SXXY |

Force Lane Module Into Transmit mode(強制車道模組進入傳輸模式)/ Generate Stop state(產生停止狀態)。此訊號允許通訊協定在初始化或發生錯誤(例如超時)後,強制 Lane Module 進入傳輸模式和 Stop 狀態。當此信號為高電平時,Lane Module 會立即轉換為傳輸模式,且模組狀態機會被強制進入 Stop 狀態。
 停止狀態 O
XXXX
XCNN
XXXX XCNN| XXXX | | :--- | | XCNN |

Lane is in Stop(車道處於停止狀態)。此高動態信號表示 Lane 模組(無論 Lane 模組是傳送器或接收器)目前處於 Stop(停止)狀態。請注意,此訊號與 PPI 介面中的任何時脈都是異步的。此外,協定可能會使用此訊號來間接判斷 PHY 線路電平是否處於 LP-11 狀態。
Lane is in Stop state. This active high signal indicates that the Lane Module, regardless of whether the Lane Module is a transmitter or a receiver, is currently in Stop state. Note that this signal is asynchronous to any clock in the PPI interface. Also, the protocol may use this signal to indirectly determine if the PHY line levels are in the LP-11 state.| Lane is in Stop state. | | :--- | | This active high signal indicates that the Lane Module, regardless of whether the Lane Module is a transmitter or a receiver, is currently in Stop state. Note that this signal is asynchronous to any clock in the PPI interface. Also, the protocol may use this signal to indirectly determine if the PHY line levels are in the LP-11 state. |
 啟用 I
XXXX
XCNN
XXXX XCNN| XXXX | | :--- | | XCNN |

啟用車道模組。這個高電位有效信號會強制 Lane Module 離開「關機」狀態。當 Enable 為低電位時,所有的線路驅動器、接收器、終結器和爭用偵測器都會關閉。此外,當 Enable 為低時,所有其他 PPI 輸入都會被忽略,而所有 PPI 輸出都會驅動至預設的非作用狀態。Enable 是電平敏感信號,不依任何時鐘而定。
Enable Lane Module. This active high signal forces the Lane Module out of "shutdown". All line drivers, receivers, terminators, and contention detectors are turned off when Enable is low. Furthermore, while Enable is low, all other PPI inputs are ignored and all PPI outputs are driven to the default inactive state. Enable is a level sensitive signal and does not depend on any clock.| Enable Lane Module. | | :--- | | This active high signal forces the Lane Module out of "shutdown". All line drivers, receivers, terminators, and contention detectors are turned off when Enable is low. Furthermore, while Enable is low, all other PPI inputs are ignored and all PPI outputs are driven to the default inactive state. Enable is a level sensitive signal and does not depend on any clock. |
TxUlpsClk I MCNN

Clock Lane 上的 Transmit Ultra-Low Power State(傳輸超低功耗狀態)。這個高電位有效信號被斷定,會導致時鐘 Lane 模組進入 Ultra-Low Power 狀態。在 TxUlpsClk 被去斷之前,該 Lane 模組會維持在此模式。
Transmit Ultra-Low Power State on Clock Lane. This active high signal is asserted to cause a Clock Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxUlpsClk is de-asserted.| Transmit Ultra-Low Power State on Clock Lane. | | :--- | | This active high signal is asserted to cause a Clock Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxUlpsClk is de-asserted. |
RxUlpsClkNot 0 SCNN

Clock Lane 接收超低功耗狀態。此低動態信號被斷言,表示時脈通道模組已進入超低功耗狀態。Lane 模組在 RxUlpsClkNot 斷言時保持此模式,直到在 Lane 互連上偵測到 Stop 狀態為止。
Receive Ultra-Low Power State on Clock Lane. This active low signal is asserted to indicate that the Clock Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsClkNot asserted until a Stop state is detected on the Lane Interconnect.| Receive Ultra-Low Power State on Clock Lane. | | :--- | | This active low signal is asserted to indicate that the Clock Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsClkNot asserted until a Stop state is detected on the Lane Interconnect. |
UlpsActiveNot O
XXXX
XCNN
XXXX XCNN| XXXX | | :--- | | XCNN |

ULP 狀態(非)有效。此低電位有效信號被斷言,表示 Lane 處於 ULP 狀態。對於傳送器而言,此信號在 TxUlpsEsc 和 TxRequestEsc(時脈 Lane 的 TxUlpsClk)被確認之後一段時間才會被確認。傳輸 PHY 會持續提供 TxClkEsc,直到 UlpsActiveNot 被斷言。為了離開 ULP 狀態,傳送器會先將 TxUlpsExit 驅動為高電平,然後等 UlpsActive Not 變為高電平 (非作用中)。此時,傳輸 PHY 已處於活動狀態,並開始在 Lines 上傳輸 Mark-1。協定等待時間 Twakeup,然後將 TxRequestEsc (TxUlpsCIk) 驅動為非活動,讓 Lane 回到 Stop 狀態。對於接收器而言,此訊號表示 Lane 處於 ULP 狀態。在 ULP 狀態開始時,UlpsActiveNot 會與 RxUlpsEsc 一起被斷言,或對於 Clock Lane 而言,RxUlpsCIkNot 被斷言。在 ULP 狀態結束時,此信號變為非活動,表示 Mark-1 狀態已被觀察到。之後,經過一段時間的 Twakeup 之後,RxUlpsEsc(或 RxUlpsClkNot)訊號會被去斷。
ULP State (not) Active. This active low signal is asserted to indicate that the Lane is in ULP state. For a transmitter, this signal is asserted some time after TxUlpsEsc and TxRequestEsc (TxUlpsClk for a Clock Lane) are asserted. The transmitting PHY continues to supply TxClkEsc until UlpsActiveNot is asserted. In order to leave ULP state, the transmitter first drives TxUlpsExit high, then waits for UlpsActive Not to become high (inactive). At that point, the transmitting PHY is active and has started transmitting a Mark-1 on the Lines. The protocol waits for a time Twakeup and then drives TxRequestEsc (TxUlpsCIk) inactive to return the Lane to Stop state. For a receiver, this signal indicates that the Lane is in ULP state. At the beginning of ULP state, UlpsActiveNot is asserted together with RxUlpsEsc, or RxUlpsCIkNot for a Clock Lane. At the end of the ULP state, this signal becomes inactive to indicate that the Mark-1 state has been observed. Later, after a period of time Twakeup, the RxUlpsEsc (or RxUlpsClkNot) signal is deasserted.| ULP State (not) Active. | | :--- | | This active low signal is asserted to indicate that the Lane is in ULP state. | | For a transmitter, this signal is asserted some time after TxUlpsEsc and TxRequestEsc (TxUlpsClk for a Clock Lane) are asserted. The transmitting PHY continues to supply TxClkEsc until UlpsActiveNot is asserted. In order to leave ULP state, the transmitter first drives TxUlpsExit high, then waits for UlpsActive Not to become high (inactive). At that point, the transmitting PHY is active and has started transmitting a Mark-1 on the Lines. The protocol waits for a time Twakeup and then drives TxRequestEsc (TxUlpsCIk) inactive to return the Lane to Stop state. | | For a receiver, this signal indicates that the Lane is in ULP state. At the beginning of ULP state, UlpsActiveNot is asserted together with RxUlpsEsc, or RxUlpsCIkNot for a Clock Lane. At the end of the ULP state, this signal becomes inactive to indicate that the Mark-1 state has been observed. Later, after a period of time Twakeup, the RxUlpsEsc (or RxUlpsClkNot) signal is deasserted. |
Symbol Dir Categories Description ForceTxStopmode I "MXXX SRXX SXXY" Force Lane Module Into Transmit mode / Generate Stop state. This signal allows the protocol to force a Lane Module into transmit mode and Stop state during initialization or following an error situation, e.g. expired time out. When this signal is high, the Lane Module immediately transitions into transmit mode and the module state machine is forced into the Stop state. Stopstate O "XXXX XCNN" "Lane is in Stop state. This active high signal indicates that the Lane Module, regardless of whether the Lane Module is a transmitter or a receiver, is currently in Stop state. Note that this signal is asynchronous to any clock in the PPI interface. Also, the protocol may use this signal to indirectly determine if the PHY line levels are in the LP-11 state." Enable I "XXXX XCNN" "Enable Lane Module. This active high signal forces the Lane Module out of "shutdown". All line drivers, receivers, terminators, and contention detectors are turned off when Enable is low. Furthermore, while Enable is low, all other PPI inputs are ignored and all PPI outputs are driven to the default inactive state. Enable is a level sensitive signal and does not depend on any clock." TxUlpsClk I MCNN "Transmit Ultra-Low Power State on Clock Lane. This active high signal is asserted to cause a Clock Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxUlpsClk is de-asserted." RxUlpsClkNot 0 SCNN "Receive Ultra-Low Power State on Clock Lane. This active low signal is asserted to indicate that the Clock Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsClkNot asserted until a Stop state is detected on the Lane Interconnect." UlpsActiveNot O "XXXX XCNN" "ULP State (not) Active. This active low signal is asserted to indicate that the Lane is in ULP state. For a transmitter, this signal is asserted some time after TxUlpsEsc and TxRequestEsc (TxUlpsClk for a Clock Lane) are asserted. The transmitting PHY continues to supply TxClkEsc until UlpsActiveNot is asserted. In order to leave ULP state, the transmitter first drives TxUlpsExit high, then waits for UlpsActive Not to become high (inactive). At that point, the transmitting PHY is active and has started transmitting a Mark-1 on the Lines. The protocol waits for a time Twakeup and then drives TxRequestEsc (TxUlpsCIk) inactive to return the Lane to Stop state. For a receiver, this signal indicates that the Lane is in ULP state. At the beginning of ULP state, UlpsActiveNot is asserted together with RxUlpsEsc, or RxUlpsCIkNot for a Clock Lane. At the end of the ULP state, this signal becomes inactive to indicate that the Mark-1 state has been observed. Later, after a period of time Twakeup, the RxUlpsEsc (or RxUlpsClkNot) signal is deasserted."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | ForceTxStopmode | I | MXXX <br> SRXX <br> SXXY | Force Lane Module Into Transmit mode / Generate Stop state. This signal allows the protocol to force a Lane Module into transmit mode and Stop state during initialization or following an error situation, e.g. expired time out. When this signal is high, the Lane Module immediately transitions into transmit mode and the module state machine is forced into the Stop state. | | Stopstate | O | XXXX <br> XCNN | Lane is in Stop state. <br> This active high signal indicates that the Lane Module, regardless of whether the Lane Module is a transmitter or a receiver, is currently in Stop state. Note that this signal is asynchronous to any clock in the PPI interface. Also, the protocol may use this signal to indirectly determine if the PHY line levels are in the LP-11 state. | | Enable | I | XXXX <br> XCNN | Enable Lane Module. <br> This active high signal forces the Lane Module out of "shutdown". All line drivers, receivers, terminators, and contention detectors are turned off when Enable is low. Furthermore, while Enable is low, all other PPI inputs are ignored and all PPI outputs are driven to the default inactive state. Enable is a level sensitive signal and does not depend on any clock. | | TxUlpsClk | I | MCNN | Transmit Ultra-Low Power State on Clock Lane. <br> This active high signal is asserted to cause a Clock Lane Module to enter the Ultra-Low Power State. The Lane Module remains in this mode until TxUlpsClk is de-asserted. | | RxUlpsClkNot | 0 | SCNN | Receive Ultra-Low Power State on Clock Lane. <br> This active low signal is asserted to indicate that the Clock Lane Module has entered the Ultra-Low Power State. The Lane Module remains in this mode with RxUlpsClkNot asserted until a Stop state is detected on the Lane Interconnect. | | UlpsActiveNot | O | XXXX <br> XCNN | ULP State (not) Active. <br> This active low signal is asserted to indicate that the Lane is in ULP state. <br> For a transmitter, this signal is asserted some time after TxUlpsEsc and TxRequestEsc (TxUlpsClk for a Clock Lane) are asserted. The transmitting PHY continues to supply TxClkEsc until UlpsActiveNot is asserted. In order to leave ULP state, the transmitter first drives TxUlpsExit high, then waits for UlpsActive Not to become high (inactive). At that point, the transmitting PHY is active and has started transmitting a Mark-1 on the Lines. The protocol waits for a time Twakeup and then drives TxRequestEsc (TxUlpsCIk) inactive to return the Lane to Stop state. <br> For a receiver, this signal indicates that the Lane is in ULP state. At the beginning of ULP state, UlpsActiveNot is asserted together with RxUlpsEsc, or RxUlpsCIkNot for a Clock Lane. At the end of the ULP state, this signal becomes inactive to indicate that the Mark-1 state has been observed. Later, after a period of time Twakeup, the RxUlpsEsc (or RxUlpsClkNot) signal is deasserted. |
 符號  總監  類別  說明
 錯誤訊號
ErrSotHS O
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

傳輸開始 (SoT) 錯誤。如果高速 SoT 領先序列被損毀,但仍能達到適當的同步,則此高電位有效信號會在 RxWordCIkHS 的一個週期內被斷言。這會被視為領先序列中的「軟錯誤」,並降低對有效負載資料的信心。
Start-of-Transmission (SoT) Error. If the High-Speed SoT leader sequence is corrupted, but in such a way that proper synchronization can still be achieved, this active high signal is asserted for one cycle of RxWordCIkHS. This is considered to be a "soft error" in the leader sequence and confidence in the payload data is reduced.| Start-of-Transmission (SoT) Error. | | :--- | | If the High-Speed SoT leader sequence is corrupted, but in such a way that proper synchronization can still be achieved, this active high signal is asserted for one cycle of RxWordCIkHS. This is considered to be a "soft error" in the leader sequence and confidence in the payload data is reduced. |
ErrSotSyncHS O
MRXX
SXXX
MRXX SXXX| MRXX | | :--- | | SXXX |

Start-of-Transmission Synchronization Error(傳輸開始同步錯誤)。如果高速 SoT 領先序列被破壞,以致無法預期適當的同步,則此高動態信號會在 RxWordCIkHS 的一個週期內斷言。
Start-of-Transmission Synchronization Error. If the High-Speed SoT leader sequence is corrupted in a way that proper synchronization cannot be expected, this active high signal is asserted for one cycle of RxWordCIkHS.| Start-of-Transmission Synchronization Error. | | :--- | | If the High-Speed SoT leader sequence is corrupted in a way that proper synchronization cannot be expected, this active high signal is asserted for one cycle of RxWordCIkHS. |
ErrEsc O
MXXY
SXXX
MXXY SXXX| MXXY | | :--- | | SXXX |

Escape Entry Error(轉義輸入錯誤)。如果接收到未識別的 Escape Entry 指令,則會確認此高電位有效信號,並維持至下一次線路狀態改變為止。
Escape Entry Error. If an unrecognized escape entry command is received, this active high signal is asserted and remains asserted until the next change in line state.| Escape Entry Error. | | :--- | | If an unrecognized escape entry command is received, this active high signal is asserted and remains asserted until the next change in line state. |
ErrSyncEsc O
MXXA
SXAX
MXXA SXAX| MXXA | | :--- | | SXAX |

低功率資料傳輸同步錯誤。如果在低功率資料傳輸期間接收到的位元數在傳輸結束時不是 8 的倍數,則此高動態信號會被斷言,並維持到下一次線狀態改變為止。
Low-Power Data Transmission Synchronization Error. If the number of bits received during a Low-Power data transmission is not a multiple of eight when the transmission ends, this active high signal is asserted and remains asserted until the next change in line state.| Low-Power Data Transmission Synchronization Error. | | :--- | | If the number of bits received during a Low-Power data transmission is not a multiple of eight when the transmission ends, this active high signal is asserted and remains asserted until the next change in line state. |
ErrControl O
MXXY
SXXX
MXXY SXXX| MXXY | | :--- | | SXXX |

控制錯誤。當偵測到不正確的線狀態序列時,此高動態信號會被斷言。例如,如果轉換請求或逃逸模式請求之後立即出現停止狀態,而非所需的電橋狀態,則此信號會被斷言,並維持到下一次線路狀態改變為止。
Control Error. This active high signal is asserted when an incorrect line state sequence is detected. For example, if a turn-around request or escape mode request is immediately followed by a Stop state instead of the required Bridge state, this signal is asserted and remains asserted until the next change in line state.| Control Error. | | :--- | | This active high signal is asserted when an incorrect line state sequence is detected. For example, if a turn-around request or escape mode request is immediately followed by a Stop state instead of the required Bridge state, this signal is asserted and remains asserted until the next change in line state. |
ErrContentionLPO O
MXXX
SXXY
MXXX SXXY| MXXX | | :--- | | SXXY |

LPO Contention Error(LPO 爭用錯誤)。當車道模組在嘗試驅動線路為低電壓時,偵測到線路上出現爭用情況,就會確認此高動態信號。
LPO Contention Error. This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line low.| LPO Contention Error. | | :--- | | This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line low. |
ErrContentionLP1 O
MXXX
SXXY
MXXX SXXY| MXXX | | :--- | | SXXY |

LP1 Contention Error(爭用錯誤)。當 Lane 模組在嘗試將線路驅動為高電平時,偵測到線路上出現爭用情況,即斷言此高動態信號。
LP1 Contention Error. This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line high.| LP1 Contention Error. | | :--- | | This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line high. |
Symbol Dir Categories Description Error Signals ErrSotHS O "MRXX SXXX" "Start-of-Transmission (SoT) Error. If the High-Speed SoT leader sequence is corrupted, but in such a way that proper synchronization can still be achieved, this active high signal is asserted for one cycle of RxWordCIkHS. This is considered to be a "soft error" in the leader sequence and confidence in the payload data is reduced." ErrSotSyncHS O "MRXX SXXX" "Start-of-Transmission Synchronization Error. If the High-Speed SoT leader sequence is corrupted in a way that proper synchronization cannot be expected, this active high signal is asserted for one cycle of RxWordCIkHS." ErrEsc O "MXXY SXXX" "Escape Entry Error. If an unrecognized escape entry command is received, this active high signal is asserted and remains asserted until the next change in line state." ErrSyncEsc O "MXXA SXAX" "Low-Power Data Transmission Synchronization Error. If the number of bits received during a Low-Power data transmission is not a multiple of eight when the transmission ends, this active high signal is asserted and remains asserted until the next change in line state." ErrControl O "MXXY SXXX" "Control Error. This active high signal is asserted when an incorrect line state sequence is detected. For example, if a turn-around request or escape mode request is immediately followed by a Stop state instead of the required Bridge state, this signal is asserted and remains asserted until the next change in line state." ErrContentionLPO O "MXXX SXXY" "LPO Contention Error. This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line low." ErrContentionLP1 O "MXXX SXXY" "LP1 Contention Error. This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line high."| Symbol | Dir | Categories | Description | | :---: | :---: | :---: | :---: | | Error Signals | | | | | ErrSotHS | O | MRXX <br> SXXX | Start-of-Transmission (SoT) Error. <br> If the High-Speed SoT leader sequence is corrupted, but in such a way that proper synchronization can still be achieved, this active high signal is asserted for one cycle of RxWordCIkHS. This is considered to be a "soft error" in the leader sequence and confidence in the payload data is reduced. | | ErrSotSyncHS | O | MRXX <br> SXXX | Start-of-Transmission Synchronization Error. <br> If the High-Speed SoT leader sequence is corrupted in a way that proper synchronization cannot be expected, this active high signal is asserted for one cycle of RxWordCIkHS. | | ErrEsc | O | MXXY <br> SXXX | Escape Entry Error. <br> If an unrecognized escape entry command is received, this active high signal is asserted and remains asserted until the next change in line state. | | ErrSyncEsc | O | MXXA <br> SXAX | Low-Power Data Transmission Synchronization Error. <br> If the number of bits received during a Low-Power data transmission is not a multiple of eight when the transmission ends, this active high signal is asserted and remains asserted until the next change in line state. | | ErrControl | O | MXXY <br> SXXX | Control Error. <br> This active high signal is asserted when an incorrect line state sequence is detected. For example, if a turn-around request or escape mode request is immediately followed by a Stop state instead of the required Bridge state, this signal is asserted and remains asserted until the next change in line state. | | ErrContentionLPO | O | MXXX <br> SXXY | LPO Contention Error. <br> This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line low. | | ErrContentionLP1 | O | MXXX <br> SXXY | LP1 Contention Error. <br> This active high signal is asserted when the Lane Module detects a contention situation on a line while trying to drive the line high. |

表 39 歸納了受傳輸資料路徑寬度選擇影響的信號。

表 39 Tx HS PPI 訊號,資料路徑寬度的影響
 8 位元  16 位元  32 位元

Tx HS 字時脈速率

1/8 HS 位元率

1/16 HS 位元率

1/32 HS 位元率

Tx HS 資料路徑
TxDataHS[7:0] TxDataHS[15:0] TxDataHS[31:0]

HS 傳送字有效

TxWordValidHS[0] rarr\rightarrow TxDataHS[7:0]
TxWordValidHS[0] rarr TxDataHS[7:0]| TxWordValidHS[0] $\rightarrow$ | | :--- | | TxDataHS[7:0] |
TxWordValidHS[0] rarr\rightarrow TxDataHS[7:0];
TxWordValidHS[1] rarr\rightarrow TxDataHS[15:8]
TxWordValidHS[0] rarr TxDataHS[7:0]; TxWordValidHS[1] rarr TxDataHS[15:8]| TxWordValidHS[0] $\rightarrow$ TxDataHS[7:0]; | | :--- | | TxWordValidHS[1] $\rightarrow$ TxDataHS[15:8] |
TxWordValidHS[0] rarr\rightarrow
TxDataHS[7:0];
TxWordValidHS[1] rarr\rightarrow
TxDataHS[15:8];
TxWordValidHS[2] rarr\rightarrow
TxDataHS[23:16];
TxWordValidHS[3] rarr\rightarrow
TxDataHS[31:24]
TxWordValidHS[0] rarr TxDataHS[7:0]; TxWordValidHS[1] rarr TxDataHS[15:8]; TxWordValidHS[2] rarr TxDataHS[23:16]; TxWordValidHS[3] rarr TxDataHS[31:24]| TxWordValidHS[0] $\rightarrow$ | | :--- | | TxDataHS[7:0]; | | TxWordValidHS[1] $\rightarrow$ | | TxDataHS[15:8]; | | TxWordValidHS[2] $\rightarrow$ | | TxDataHS[23:16]; | | TxWordValidHS[3] $\rightarrow$ | | TxDataHS[31:24] |
8-bit 16-bit 32-bit Tx HS Word Clock Rate 1/8 the HS bit rate 1/16 the HS bit rate 1/32 the HS bit rate Tx HS Data Path TxDataHS[7:0] TxDataHS[15:0] TxDataHS[31:0] HS Transmit Word Valid "TxWordValidHS[0] rarr TxDataHS[7:0]" "TxWordValidHS[0] rarr TxDataHS[7:0]; TxWordValidHS[1] rarr TxDataHS[15:8]" "TxWordValidHS[0] rarr TxDataHS[7:0]; TxWordValidHS[1] rarr TxDataHS[15:8]; TxWordValidHS[2] rarr TxDataHS[23:16]; TxWordValidHS[3] rarr TxDataHS[31:24]"| | 8-bit | 16-bit | 32-bit | | :---: | :---: | :---: | :---: | | Tx HS Word Clock Rate | 1/8 the HS bit rate | 1/16 the HS bit rate | 1/32 the HS bit rate | | Tx HS Data Path | TxDataHS[7:0] | TxDataHS[15:0] | TxDataHS[31:0] | | HS Transmit Word Valid | TxWordValidHS[0] $\rightarrow$ <br> TxDataHS[7:0] | TxWordValidHS[0] $\rightarrow$ TxDataHS[7:0]; <br> TxWordValidHS[1] $\rightarrow$ TxDataHS[15:8] | TxWordValidHS[0] $\rightarrow$ <br> TxDataHS[7:0]; <br> TxWordValidHS[1] $\rightarrow$ <br> TxDataHS[15:8]; <br> TxWordValidHS[2] $\rightarrow$ <br> TxDataHS[23:16]; <br> TxWordValidHS[3] $\rightarrow$ <br> TxDataHS[31:24] |

表 40 歸納了受傳輸資料路徑寬度選擇影響的信號。


表 40 Rx HS PPI 訊號,資料路徑寬度的影響
 8 位元  16 位元  32 位元

Rx HS 字時脈速率

1/8 HS 位元率

1/16 HS 位元率

1/32 HS 位元率

Rx HS 資料路徑
RxDataHS[7:0] RxDataHS[15:0] RxDataHS[31:0]

HS 接收字有效

RxValidHS[0] rarr\rightarrow RxDataHS[7:0]

RxValidHS[0] rarr\rightarrow RxDataHS[7:0]; RxValidHS[1] rarr\rightarrow RxDataHS[15:8]

RxValidHS[0] rarr\rightarrow RxDataHS[7:0];RxValidHS[1] rarr\rightarrow RxDataHS[15:8];RxValidHS[2] rarr\rightarrow RxDataHS[23:16];RxValidHS[3] rarr\rightarrow RxDataHS[31:24].
RxValidHS[0] rarr RxDataHS[7:0]; RxValidHS[1] rarr RxDataHS[15:8]; RxValidHS[2] rarr RxDataHS[23:16]; RxValidHS[3] rarr RxDataHS[31:24]| RxValidHS[0] $\rightarrow$ RxDataHS[7:0]; | | :--- | | RxValidHS[1] $\rightarrow$ RxDataHS[15:8]; | | RxValidHS[2] $\rightarrow$ RxDataHS[23:16]; | | RxValidHS[3] $\rightarrow$ RxDataHS[31:24] |
8-bit 16-bit 32-bit Rx HS Word Clock Rate 1/8 the HS bit rate 1/16 the HS bit rate 1/32 the HS bit rate Rx HS Data Path RxDataHS[7:0] RxDataHS[15:0] RxDataHS[31:0] HS Receive Word Valid RxValidHS[0] rarr RxDataHS[7:0] RxValidHS[0] rarr RxDataHS[7:0]; RxValidHS[1] rarr RxDataHS[15:8] "RxValidHS[0] rarr RxDataHS[7:0]; RxValidHS[1] rarr RxDataHS[15:8]; RxValidHS[2] rarr RxDataHS[23:16]; RxValidHS[3] rarr RxDataHS[31:24]"| | 8-bit | 16-bit | 32-bit | | :---: | :---: | :---: | :---: | | Rx HS Word Clock Rate | 1/8 the HS bit rate | 1/16 the HS bit rate | 1/32 the HS bit rate | | Rx HS Data Path | RxDataHS[7:0] | RxDataHS[15:0] | RxDataHS[31:0] | | HS Receive Word Valid | RxValidHS[0] $\rightarrow$ RxDataHS[7:0] | RxValidHS[0] $\rightarrow$ RxDataHS[7:0]; RxValidHS[1] $\rightarrow$ RxDataHS[15:8] | RxValidHS[0] $\rightarrow$ RxDataHS[7:0]; <br> RxValidHS[1] $\rightarrow$ RxDataHS[15:8]; <br> RxValidHS[2] $\rightarrow$ RxDataHS[23:16]; <br> RxValidHS[3] $\rightarrow$ RxDataHS[31:24] |


A.2 主端高速傳輸


圖 66 顯示 Master 端高速傳輸的範例。當 TxRequestHS 為低時,Lane 模組會忽略 TxDataHS 的值。要開始傳輸,協定會以第一個資料位元組驅動 TxDataHS,並確認 TxRequestHS。PHY 在 TxWordClkHS 的第一個上升緣接受此資料位元組,並同時斷定 TxReadyHS。此時,協定邏輯會將下一個資料位元組驅動至 TxDataHS。在 TxReadyHS 啟動的每個上升時脈週期後,協定會提供新的有效資料位元組或結束傳輸。最後一個資料位元組傳輸至 Lane 模組後,TxRequestHS 被驅動為低,使 Lane 模組停止傳輸並進入 Stop 狀態。傳輸的最小位元組數可少至一個。


圖 66 主站端高速傳輸範例(一位元組匯流排寬度)


A.3 從屬端高速接收


圖 67 顯示 Slave 端高速接收的範例。RxActiveHS 訊號表示正在進行接收作業。正常的接收從 RxSyncHS 上的脈衝開始,接著在隨後的 RxWordClkHS 週期中接收有效的接收資料。請注意,協定已準備好接收所有資料。接收通訊協定沒有方法暫停或減慢資料接收。

如果在 PHY 內執行 EoT 處理,則 RxActiveHS 和 RxValidHS 訊號在最後一個有效資料位元組 Bn 之後會轉換為低電平。請參閱圖 67。


如果 EoT 處理未在 PHY 中執行,則會在最後一個有效資料位元組後顯示一個或多個額外位元組。這些額外位元組的第一個位元組(如圖 67 中的位元組「C」所示)是全 1 或全 0。接下來的位元組可能有,也可能沒有,而且可以有任何值。對於不執行 EoT 處理的 PHY,RxActiveHS 和 RxValidHS 訊號在接收到位元組「C」之後的一段時間會同時轉換為低電平。一旦這些訊號轉換為低電壓,它們就會一直維持低電壓,直到下一個高速資料接收開始為止。


圖 67 從站端高速接收範例(一位元組匯流排寬度)


A.4 從屬端高速傳輸


從站只能以主站四分之一的頻寬進行傳輸。正因為如此,TxReadyHS 訊號對於傳輸 Slave 來說不是恆定的高電平。否則,傳輸與傳輸主端 Lane 模組的 PPI 介面所見的非常相似。圖 68 顯示從屬端傳輸的範例。


圖 68 從屬端高速傳輸範例(一位元組匯流排寬度)


A.5 主端高速接收


由於 Slave 的傳輸頻寬限制為 Master 的四分之一,因此在 Master 端進行高速接收作業時,RxWordClkHS 每四個週期中只有一個週期會斷言 RxValidHS 訊號。圖 69 是一個範例。請注意,視位元率而定,在接收到最後一個有效位元組 Bn 之後,RxValidHS 可能會有一個或多個額外的脈衝。


圖 69 主端高速接收範例(一位元組匯流排寬度)


A.6 低功率資料傳輸


對於低功率資料傳輸,則使用 TxClkEsc 來取代 TxDDRClkHS-I/Q 和 TxWordClkHS。此外,高速介面訊號 TxRequestHS 可同時作為傳輸要求和資料有效訊號,但在低功耗介面上則使用兩個獨立的訊號。通訊協定透過在 TxLpdtEsc 高電平時斷言 TxRequestEsc,指示資料通道進入低功率資料傳輸 Escape 模式。當 TxValidEsc 和 TxReadyEsc 都在 TxClkEsc 的上升緣有效時,低功率傳輸資料會在 TxDataEsc 線上傳輸。位元組在 TxDataEsc 被 Lane 模組 ( T x V a l i d E s c = ( T x V a l i d E s c = (TxValidEsc=(T x V a l i d E s c= TxReadyEsc = = == 高電平接受後的時間內傳輸),因此 TxClkEsc 會在傳輸最後一位元組後持續運行一段最短時間。當 TxReadyEsc 確認時,通訊協定就知道位元組的傳輸已經完成。在傳輸完最後一個位元組之後,協定會去斷 TxRequestEsc 以結束低功率資料傳輸。這會導致 TxReadyEsc 回到低電平,之後就不再需要 TxClkEsc 時脈。每當 TxRequestEsc 從高電平轉換為低電平時,它總是會在至少兩個 TxClkEsc 時鐘週期內保持低電平狀態。圖 70 顯示一個低功耗資料傳輸操作範例。
 時鐘編號

圖 70 低功率資料傳輸


A.7 低功率資料接收


圖 71 顯示一個低功耗資料接收範例。在此範例中,透過 Dp 和 Dn 線的邏輯 exclusive-OR 從 Lane Interconnect 產生低功耗逃逸「時脈」。此「時鐘」用於 Lane 模組內,以擷取傳輸的資料。在此範例中,「時鐘」也用來產生 RxClkEsc。

訊號 RxLpdtEsc 在偵測到 Escape entry 指令時斷言,並維持高電平直到 Lane 回到 Stop 狀態,表示傳輸已完成。值得注意的是,由於 Escape 模式傳輸的異步性質,RxClkEsc 訊號可以隨時停止在高或低的狀態。這種情況最有可能發生在接收到一個位元組之後,但也有可能發生在其他時間。


圖 71 低功率資料接收範例

 A.8 週轉


如果主站端和從站端車道模組都是雙向的,就有可能為了高速和/或逃逸模式信號而繞過 Link。如第 6.5 節所述,允許哪一邊傳輸是透過來回傳輸「信號符」來決定。也就是說,目前正在傳輸的一方將記號傳給接收的一方。如果接收端確認轉換請求(如驅動適當的線路狀態所示),方向就會轉換。
 2015 年 11 月 23 日

圖 72 顯示兩個 turn-around 事件的範例。一開始時,本端是傳送器,如 Direction=0 所示。 當本端的通訊協定希望將 Lane 轉向 (也就是將記號牌交給另一端),它會在 TxClkEsc 的至少一個週期內斷言 TurnRequest。這會啟動 Turn-around 程序。遠端透過驅動 Lines 上的適當狀態來確認 Turn-around 請求。當這個情況發生時,本端 Direction 訊號就會從傳輸 (0) 變成接收 (1)。


在圖 72 的範例中,遠端稍後啟動一個 turn-around 請求,將記號傳回本地端。當這個情況發生時,本地端的方向信號就會變回傳送 (0)。請注意,並沒有規定接收器要求存取 Link 的方式。目前的傳送端控制 Link 方向,並決定何時轉回 Link,將控制權傳給接收端。


如果遠端未確認轉回要求,則方向信號不會改變。


圖 72 轉換行動範例 傳送至接收並返回傳送

 A.9 校正


可以使用 PPI 介面上的 TxSkewCalHS 引腳從發射器啟動週期性偏斜校正。這是一個可選的信號腳位,而週期性偏移是一個可選的功能。接收器偏移可使用接收器配置控制旁路。圖 73 顯示 PPI 訊號輸出在正常模式下高速資料傳輸時的操作情況。


圖 73 周期性偏移校正 - 正常模式下的 PPI 訊號

圖 74 顯示 PPI 訊號輸出在高速資料傳輸的偏移校正過程中的操作情況。在偏移校正操作期間,RxWordClkHS 的頻率和佔用週期有可能會改變。如果改變 RxWordClkHS,相對於 RxWordClkHS 的額定週期,從時脈週期到時脈週期的週期變化不得減少超過 0.5 UI。


圖 74 周期性偏斜校正 - 偏斜校正期間的 PPI 訊號

 A.10.1 系統設定


圖 75 使用光學互連的典型系統設定


圖 75 顯示使用光纖連結的 D-PHY 系統的典型設定。


此設定包括提供主時鐘和資料通道的 D-PHY Master,以及將 N 個資料通道的資料內容多路複用為單一位元流 (內嵌時鐘) 的序列器。主時脈通道上提供的 HS 時脈用來作為序列器中時脈倍增單元的參考。然後透過雷射驅動器及其連接的雷射二極體 (LD) 將單一位元流從電信號轉換成光信號。

透過光纖傳輸的光訊號透過光電二極體 (PD) 和跨阻抗放大器 (TIA) 轉換回電訊號。解串器與串列資料串流中內嵌的時脈同步,並解串 N 個資料通道的資料內容。解串器到 D-PHY Slave 的輸出是由一組 N 個 D-PHY 相容資料通道和一個 D-PHY 相容時脈通道所組成,時脈通道複製了輸入到串列器的 D-PHY 訊號。

以這種方式實作的光纖連線可提供 D-PHY Master 與 D-PHY Slave 之間的透明介面。


A.10.2 序列化器和解序列化器方框圖


圖 76 光纖連線典型序列器方框圖


圖 77 光纖連線典型解串器方塊圖

圖 76 和圖 77 顯示用於實施光連結的序列化器和解序列化器的典型方塊圖。


A.10.3 時序限制


圖 78 HS 時鐘開始與 HS 資料傳輸之間的延遲(無光鏈路

圖 78 顯示,在純電氣 D-PHY 互連中,HS 時鐘傳輸開始與 HS 資料傳輸開始之間的時序延遲等於 T CLK -PRE + T LPX + T HS T CLK -PRE  + T LPX + T HS T_(CLK"-PRE ")+T_(LPX)+T_(HS-)\mathrm{T}_{\mathrm{CLK} \text {-PRE }}+\mathrm{T}_{\mathrm{LPX}}+\mathrm{T}_{\mathrm{HS}-} 安頓的總和。然而,如果如圖 75 所示加入光纖連線,則串列器的時脈倍增單元 (通常是 PLL) 和去串列器的時脈與資料回復 (CDR) 所需的同步時間會超過這個時序延遲。

因此,對於光 D-PHY 互連,在傳輸任何 HS 資料之前,必須插入額外的等待時間 TWart-optical shall shall  ^("shall ")^{\text {shall }} ,以便為光連結提供足夠的時間餘量來建立同步。


圖 79 使用光纖連線時,HS 時鐘開始與 HS 資料傳輸之間的延遲


图 79 展示了在计划从 STOP 状态切换到 HS 数据模式的第一个数据通道的 T Clk-pre T Clk-pre  T_("Clk-pre ")\mathrm{T}_{\text {Clk-pre }} 结束和 T LPX T LPX T_(LPX)\mathrm{T}_{\mathrm{LPX}} 开始之间插入的额外等待时间 T wait-optical T wait-optical  T_("wait-optical ")\mathrm{T}_{\text {wait-optical }} 。額外的等待時間 T watr-optical T watr-optical  T_("watr-optical ")T_{\text {watr-optical }} 可確保光鏈路在第一個資料通道從 STOP 狀態切換到 HS 資料模式時完全同步。如果插入 T wait-optical T wait-optical  T_("wait-optical ")\mathrm{T}_{\text {wait-optical }} 的持續時間太長


短,則光鏈路將無法正確傳輸下一個 HS 資料串的開始,造成狀態資訊和 HS 資料的遺失。


A.10.4 系統限制

 A.10.4.1 公車掉頭


由於光纖連結本質上是單向的,因此光纖連結可能不支援匯流排週轉 (BTA)。


A.10.4.2 均衡(去加重)、偏移和擴展頻譜時鐘


光連結製造商可能會支援等化(去加重)、抗扭曲(deskewing)和擴散頻譜時鐘。這必須在光鏈路的相應資料表中說明。若光連結中包含這些功能,則光連結的電氣輸入應遵循 D-PHY RX 的 D-PHY 規格,而光連結的電氣輸出應遵循這些功能的 D-PHY TX 規格。系統整合商必須注意確保在實施過程中符合規範。

A.10.4.3 TWAIT-OPTICAL


表 41 指定了 T wait-optical, T wait-optical,  T_("wait-optical, ")\mathrm{T}_{\text {wait-optical, }} ,光鏈路同步的額外等待時間參數。

表 41 光纖連線的時序
 參數  說明  最小值  單位
TWAIT-OPTICAL
光連線同步化的額外等待時間
150,000
UI (車道資料位元)
Parameter Description Min Units TWAIT-OPTICAL Additional wait time for synchronization of the optical link 150,000 UI (lane data bit)| Parameter | Description | Min | Units | | :---: | :---: | :---: | :---: | | TWAIT-OPTICAL | Additional wait time for synchronization of the optical link | 150,000 | UI (lane data bit) |


附件 B 互連設計指引 (資料性)


本附錄包含設計指引,以符合第 8 節規定的互連要求。


B.1 實際距離


最大 Lane 飛行時間定義為兩納秒。假設每個 RX-TX 模組內的佈線延遲小於 100ps,則可使用外部互連橋接的物理距離約為 54 cm / ε 54 cm / ε 54cm//sqrtepsi54 \mathrm{~cm} / \sqrt{\varepsilon} 。對於大多數實用的 PCB 和柔性材料而言,這相當於約 25-30 cm 的最大距離。


B.2 RF 頻帶:干擾


在 Lane 的一側有 RF 干擾頻率,會干擾 Lane 的訊號。最有可能的主要干擾是無線互連標準的傳輸頻段頻率。另一邊則是由 Lane 所產生 EMI 應盡可能低的頻率,因為無線 IC 必須接收這些頻段中非常微弱的訊號。一些重要的頻段包括

 傳輸頻帶
  • GSM 850 (824-849 MHz)
  • GSM 900 (880-915 MHz)
  • GSM DCS (1710-1785 MHz)
  • GSM PCS (1850-1910 MHz)
  • WCDMA (1920-1980 MHz)

  • FLASH-OFDM、GSM (450 MHz)
 接收波段:
  • GSM 850 (869-894 MHz)
  • GSM 900 (925-960 MHz )
  • GSM DCS (1805-1880 MHz)
  • GSM PCS (1930-1990 MHz)
  • WCDMA (2110-2170 MHz)
  • GPS (1574-1577 MHz)

確定具有重大影響的最低干擾頻率非常重要,因為這會設定 ' f INTMin f INTMin  f_("INTMin ")\mathrm{f}_{\text {INTMin }} '。在此規格中, f INT , MIN f INT , MIN f_(INT,MIN)\mathrm{f}_{\mathrm{INT}, \mathrm{MIN}} 決定為 450 MHz,因為此頻率將來很有可能在美國用作新的 WCDMA 頻段。


B.3 輸電線路設計


在大多數情況下,傳輸線會被設計成條狀線和/或微條狀線。如果線對之間的距離是介質厚度的 > 2 x > 2 x > 2x>2 \mathrm{x} ,則線對內相鄰線之間的耦合很小。若要分隔多對傳輸線,強烈建議使用地線或供電線將傳輸線對交錯,以減少耦合。


B.4 參考層


為了達到良好的訊號完整性和低 EMI,建議任何訊號線附近都要有接地層或接地訊號。


B.5 印刷電路板


對於導體層數眾多的電路板,層與層之間的介質間距可能會變得非常小,以至於很難滿足特性阻抗的要求。在這種情況下,在頂層或底層使用微導線可能是更好的解決方案。

 B.6 撓性箔


無論是兩層導體或合理連接的覆蓋層,都更容易符合規格要求


B.7 系列電阻


為符合規格,互連線的直流串聯電阻應小於 5 Ohms。強烈建議將接地連接的電阻保持在 0.2 Ohm 以下。此外,建議直流接地偏移小於 50 mV ,如果有大電流流經此接地,可能需要更低的值。這個接地串聯電阻值做得越低,對於可靠性和穩定性就越好。

 B.8 個連接器


連接器通常會造成一些阻抗不連續。在設計上小心地將這些不連續性減至最低是很重要的,尤其是在參考層的直通連接方面。雖然連接器的尺寸通常相當小,但錯誤的選擇可能會使訊號完全混亂。請注意,連接器的接觸電阻是總串接電阻預算的一部分,因此應該足夠低。


附件 C 8b9b D-PHY 的線路編碼 (標準)


不限制資料集的原始資料傳輸不允許在傳輸過程中進行帶內控制信令(在資料流中插入控制符號)。線路編碼會限制線路上可能的位元順序,並提供保留代碼以包含額外的控制功能。例如,有用的附加功能可能包括閒置符號、特定事件識別符、同步模式和通訊協定標記。


逗號碼是不會出現在資料流中任何地方的位元序列 (在沒有位元錯誤的情況下),除非這些位元序列是刻意傳送的,逗號碼提供同步功能,對於增加穩健性非常有用。


此外,可保證最小邊緣密度的線路編碼方案可改善訊號品質,並可在 PHY 中進行偏移校正。


圖 80 顯示線路編碼子層級如何融入標準層級架構。線路編碼可視為基本 D-PHY 上的獨立子層。如果產生的解決方案符合 PHY 規格,就允許合併層來進行最佳化。這些優化選擇留給實作人員。


圖 80 線性編碼層範例


請注意,線路編碼子層是可選的。通訊協定可以只使用基線 PHY,而不使用線路編碼。提供此功能是為了與現有通訊協定相容。但是,如果通訊協定決定使用線路編碼,則應按照本附件的描述來實作。


線路編碼子層 (EPPI) 上的 PHY 協定介面與 PPI 非常相似。一些額外的信號可讓 PHY 透過線路編碼進行功能更強、更靈活的控制。有關 EPPI 的詳細資訊,請參閱第 C.5 節。


C.1 行編碼功能


8b9b 線路編碼方案提供 PHY 和通訊協定層的功能。


C.1.1 通訊協定的啟用功能


  • 特殊通訊協定功能的逗號代碼標記

  • 傳輸突發期間的字同步/再同步

  • 支援自動閒置;傳輸期間無需 TX 始終提供有效資料

  • 未來 PHY 相容 PHY-Protocol Interface (PPI) 的可能性


C.1.2 PHY 已啟用的功能


  • 即時字元重新同步

  • 簡化 EoT 訊號
  •  減少延遲

  • 在沒有資料時自動插入和移除閒置符號

  • 可在 RX 中進行偏斜校準


C.2 編碼方案


本節說明編碼方案的細節。


C.2.1 8b9b 編碼屬性


8b9b 編碼具有以下屬性:

  • 所有編碼字都是 9 位元長。資料以位元組方式編碼為 9 位元字元,這相當於 12.5 % 12.5 % 12.5%12.5 \% 的編碼開銷。

  • 提供 16 種常規例外碼,也就是不以常規資料字詞出現,但需要字詞同步才能可靠辨識的碼詞。

  • 有六個獨特的例外碼,即除了在傳送該碼字時,在任何滑動視窗內都不會出現的碼字。

  • 保證每個字至少有兩個極性轉換的最小邊緣密度。因此,每個字至少包含兩個 1 和兩個 0。

  • 編碼和解碼的簡單邏輯函數

  • 運行長度最多限制為 7 位元。資料代碼的最大運行長度為五位元,唯一的例外代碼的運行長度為六位元或七位元。


C.2.2 資料代碼:基本代碼集


假設輸入資料字和編碼資料字的符號如下:

  • 8 位元資料位元組: [ B 1 B 2 B 3 X 1 X 2 Q 1 Q 2 Q 3 ] B 1 B 2 B 3 X 1 X 2 Q 1 Q 2 Q 3 [B_(1)B_(2)B_(3)X_(1)X_(2)Q_(1)Q_(2)Q_(3)]\left[\mathrm{B}_{1} \mathrm{~B}_{2} \mathrm{~B}_{3} \mathrm{X}_{1} \mathrm{X}_{2} \mathrm{Q}_{1} \mathrm{Q}_{2} \mathrm{Q}_{3}\right]

  • 9 位元碼字: [ B 1 X 1 Y 1 Y 2 B 2 B 3 Y 3 Y 4 X 2 ] B 1 X 1 Y 1 Y 2 B 2 B 3 Y 3 Y 4 X 2 {:B_(1)X_(1)Y_(1)Y_(2)B_(2)B_(3)Y_(3)Y_(4)X_(2)]\left.B_{1} X_{1} Y_{1} Y_{2} B_{2} B_{3} Y_{3} Y_{4} X_{2}\right]

256 個資料代碼以 Dxxx 表示,其中 xxx 是相對應的 8 位元資料位元組值。


8 位元資料位元組應該是編碼函式的輸入,也是解碼函式的結果。來自協定的真實來源資料位元組和編碼的輸入資料位元組之間可以有任何任意的雙射 8 位元對 8 位元的邏輯轉換函數,只要接收端有反向函數即可。如果使用此類函數,則應在通訊協定規格中加以定義。


從碼字結構中可以看出,位元 { B 1 , B 2 , B 3 , X 1 , X 2 } B 1 , B 2 , B 3 , X 1 , X 2 {B_(1),B_(2),B_(3),X_(1),X_(2)}\left\{\mathrm{B}_{1}, \mathrm{~B}_{2}, \mathrm{~B}_{3}, \mathrm{X}_{1}, \mathrm{X}_{2}\right\} 直接出現在碼字中。


{ Q 1 , Q 2 , Q 3 } Q 1 , Q 2 , Q 3 {Q_(1),Q_(2),Q_(3)}\left\{\mathrm{Q}_{1}, \mathrm{Q}_{2}, \mathrm{Q}_{3}\right\} 是資料位元組中的剩餘三個位元,使用 { X 1 , X 2 } X 1 , X 2 {X_(1),X_(2)}\left\{\mathrm{X}_{1}, \mathrm{X}_{2}\right\} 將其編碼為 { Y 1 , Y 2 , Y 3 , Y 4 } Y 1 , Y 2 , Y 3 , Y 4 {Y_(1),Y_(2),Y_(3),Y_(4)}\left\{\mathrm{Y}_{1}, \mathrm{Y}_{2}, \mathrm{Y}_{3}, \mathrm{Y}_{4}\right\} 。解碼 { Y 1 , Y 2 , Y 3 , Y 4 } Y 1 , Y 2 , Y 3 , Y 4 {Y_(1),Y_(2),Y_(3),Y_(4)}\left\{\mathrm{Y}_{1}, \mathrm{Y}_{2}, \mathrm{Y}_{3}, \mathrm{Y}_{4}\right\} { Q 1 , Q 2 , Q 3 } Q 1 , Q 2 , Q 3 {Q_(1),Q_(2),Q_(3)}\left\{\mathrm{Q}_{1}, \mathrm{Q}_{2}, \mathrm{Q}_{3}\right\} 不需要 { X 1 , X 2 } X 1 , X 2 {X_(1),X_(2)}\left\{\mathrm{X}_{1}, \mathrm{X}_{2}\right\}


Q i , X i Q i , X i Q_(i),X_(i)\mathrm{Q}_{\mathrm{i}}, \mathrm{X}_{\mathrm{i}} Y i Y i Y_(i)\mathrm{Y}_{\mathrm{i}} 的關係如表 42 所示。

表 42 資料字的 8b9b 行碼編碼表
 8 位元資料位元組
9 位元碼字,Y 位元
B 1 B 1 B_(1)B_{1} B 2 B 2 B_(2)B_{2} B3 X 1 X 1 X_(1)\mathrm{X}_{1} 2 2 ^(2){ }^{2} Q1 Q2 Q3 Y 1 Y 1 Y_(1)\mathrm{Y}_{1} Y 2 Y 2 Y_(2)Y_{2} Y 3 Y 3 Y_(3)Y_{3} Y 4 Y 4 Y_(4)\mathrm{Y}_{4}
X X 1 1 1 0 0 1 0 0
0 1 1
x 0 1 0 0 1
1 0 0 1 0
x x 1 1 1 1 1 0 0 0
0 1 1
x 0 1 1 0 1
1 0 1 1 0
x 0 x 0 0 0 1 1 0 1
1 0 0
0 x 0 0 1 1 1 1 0
1 0 0
8-bit Data Byte 9-bit Code Word, Y bits B_(1) B_(2) B3 X_(1) ^(2) Q1 Q2 Q3 Y_(1) Y_(2) Y_(3) Y_(4) X X 1 1 1 0 0 1 0 0 0 1 1 x 0 1 0 0 1 1 0 0 1 0 x x 1 1 1 1 1 0 0 0 0 1 1 x 0 1 1 0 1 1 0 1 1 0 x 0 x 0 0 0 1 1 0 1 1 0 0 0 x 0 0 1 1 1 1 0 1 0 0 | 8-bit Data Byte | | | | | | | | 9-bit Code Word, Y bits | | | | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | $B_{1}$ | $B_{2}$ | B3 | $\mathrm{X}_{1}$ | ${ }^{2}$ | Q1 | Q2 | Q3 | $\mathrm{Y}_{1}$ | $Y_{2}$ | $Y_{3}$ | $\mathrm{Y}_{4}$ | | X | | | X | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | | | | | 0 | 1 | | | | | | 1 | | | | | x | 0 | 1 | 0 | 0 | | | 1 | | | | | 1 | 0 | 0 | 1 | 0 | | | | x | | | | x | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | | | | | 0 | | 1 | | | | | | 1 | | | | | x | | 0 | 1 | 1 | 0 | | | 1 | | | | | | | 1 | 0 | 1 | 1 | | | 0 | | | x | | 0 | x | 0 | 0 | 0 | 1 | 1 | 0 | 1 | | | | | 1 | | | | | 0 | 0 | | | | | | | 0 | x | 0 | 0 | 1 | 1 | 1 | 1 | 0 | | | | | 1 | | | | | 0 | 0 | | |
 請注意:
  x = x = x=x= 不在乎

{ Q 1 , Q 2 , Q 3 , X 1 , X 2 } Q 1 , Q 2 , Q 3 , X 1 , X 2 {Q_(1),Q_(2),Q_(3),X_(1),X_(2)}\left\{\mathrm{Q}_{1}, \mathrm{Q}_{2}, \mathrm{Q}_{3}, \mathrm{X}_{1}, \mathrm{X}_{2}\right\} { Y 1 , Y 2 , Y 3 , Y 4 } Y 1 , Y 2 , Y 3 , Y 4 {Y_(1),Y_(2),Y_(3),Y_(4)}\left\{\mathrm{Y}_{1}, \mathrm{Y}_{2}, \mathrm{Y}_{3}, \mathrm{Y}_{4}\right\} 之間的編碼邏輯關係由以下公式給出:
Y 1 = ( Q 1 & Q 2 & X 1 ) | ( Q 1 & Q 3 ) | ( Q 2 & Q 3 ) Y 2 = ( Q 1 & Q 2 & X 1 ) | ( Q 1 & Q 3 ) | ( Q 2 & Q 3 ) Y 3 = ( Q 1 & Q 2 ) | ( Q 1 & Q 2 & X 2 ) | ( Q 2 & Q 3 ) Y 4 = ( Q 1 & Q 2 ) | ( Q 1 & Q 2 & X 2 ) | ( Q 1 & Q 3 ) Y 1 = Q 1 & Q 2 & X 1 Q 1 & Q 3 Q 2 & Q 3 Y 2 = Q 1 & Q 2 & X 1 Q 1 & Q 3 Q 2 & Q 3 Y 3 = Q 1 & Q 2 Q 1 & Q 2 & X 2 Q 2 & Q 3 Y 4 = Q 1 & Q 2 Q 1 & Q 2 & X 2 Q 1 & Q 3 {:[Y_(1),=(∼Q_(1)&∼Q_(2)&∼X_(1))|(Q_(1)&Q_(3))|(Q_(2)&Q_(3))],[Y_(2),=(∼Q_(1)&∼Q_(2)&∼X_(1))|(Q_(1)&∼Q_(3))|(Q_(2)&∼Q_(3))],[Y_(3),=(Q_(1)&∼Q_(2))|(Q_(1)&Q_(2)&∼X_(2))|(∼Q_(2)&Q_(3))],[Y_(4),=(∼Q_(1)&Q_(2))|(Q_(1)&Q_(2)&∼X_(2))|(∼Q_(1)&∼Q_(3))]:}\begin{array}{ll} \mathrm{Y}_{1} & =\left(\sim \mathrm{Q}_{1} \& \sim \mathrm{Q}_{2} \& \sim \mathrm{X}_{1}\right)\left|\left(\mathrm{Q}_{1} \& \mathrm{Q}_{3}\right)\right|\left(\mathrm{Q}_{2} \& \mathrm{Q}_{3}\right) \\ \mathrm{Y}_{2} & =\left(\sim \mathrm{Q}_{1} \& \sim \mathrm{Q}_{2} \& \sim \mathrm{X}_{1}\right)\left|\left(\mathrm{Q}_{1} \& \sim \mathrm{Q}_{3}\right)\right|\left(\mathrm{Q}_{2} \& \sim \mathrm{Q}_{3}\right) \\ \mathrm{Y}_{3} & =\left(\mathrm{Q}_{1} \& \sim \mathrm{Q}_{2}\right)\left|\left(\mathrm{Q}_{1} \& \mathrm{Q}_{2} \& \sim \mathrm{X}_{2}\right)\right|\left(\sim \mathrm{Q}_{2} \& \mathrm{Q}_{3}\right) \\ \mathrm{Y}_{4} & =\left(\sim \mathrm{Q}_{1} \& \mathrm{Q}_{2}\right)\left|\left(\mathrm{Q}_{1} \& \mathrm{Q}_{2} \& \sim \mathrm{X}_{2}\right)\right|\left(\sim \mathrm{Q}_{1} \& \sim \mathrm{Q}_{3}\right) \end{array}

{ Y 1 , Y 2 , Y 3 , Y 4 } Y 1 , Y 2 , Y 3 , Y 4 {Y_(1),Y_(2),Y_(3),Y_(4)}\left\{\mathrm{Y}_{1}, \mathrm{Y}_{2}, \mathrm{Y}_{3}, \mathrm{Y}_{4}\right\} { Q 1 , Q 2 , Q 3 } Q 1 , Q 2 , Q 3 {Q_(1),Q_(2),Q_(3)}\left\{\mathrm{Q}_{1}, \mathrm{Q}_{2}, \mathrm{Q}_{3}\right\} 之間的解碼邏輯關係是:
Q 1 = ( Y 1 Y 2 ) & ( Y 3 & Y 4 ) Q 2 = ( Y 1 Y 2 ) & ( Y 3 & Y 4 ) Q 3 = ( Y 1 & Y 2 ) | ( Y 1 & Y 2 & Y 3 ) | ( Y 1 & Y 2 & Y 3 ) = ( Y 1 & Y 2 ) ( ( Y 1 Y 2 ) & Y 3 ) Q 1 = Y 1 Y 2 & Y 3 & Y 4 Q 2 = Y 1 Y 2 & Y 3 & Y 4 Q 3 = Y 1 & Y 2 Y 1 & Y 2 & Y 3 Y 1 & Y 2 & Y 3 = Y 1 & Y 2 Y 1 Y 2 & Y 3 {:[Q_(1),=(Y_(1)^^Y_(2))&∼(∼Y_(3)&Y_(4))],[Q_(2),=(Y_(1)^^Y_(2))&∼(Y_(3)&∼Y_(4))],[Q_(3),=(Y_(1)&∼Y_(2))|(Y_(1)&Y_(2)&Y_(3))|(∼Y_(1)&∼Y_(2)&Y_(3))],[,=(Y_(1)&∼Y_(2))∣(∼(Y_(1)^^Y_(2))&Y_(3))]:}\begin{array}{ll} \mathrm{Q}_{1} & =\left(\mathrm{Y}_{1} \wedge \mathrm{Y}_{2}\right) \& \sim\left(\sim \mathrm{Y}_{3} \& \mathrm{Y}_{4}\right) \\ \mathrm{Q}_{2} & =\left(\mathrm{Y}_{1} \wedge \mathrm{Y}_{2}\right) \& \sim\left(\mathrm{Y}_{3} \& \sim \mathrm{Y}_{4}\right) \\ \mathrm{Q}_{3} & =\left(\mathrm{Y}_{1} \& \sim \mathrm{Y}_{2}\right)\left|\left(\mathrm{Y}_{1} \& \mathrm{Y}_{2} \& \mathrm{Y}_{3}\right)\right|\left(\sim \mathrm{Y}_{1} \& \sim \mathrm{Y}_{2} \& \mathrm{Y}_{3}\right) \\ & =\left(\mathrm{Y}_{1} \& \sim \mathrm{Y}_{2}\right) \mid\left(\sim\left(\mathrm{Y}_{1} \wedge \mathrm{Y}_{2}\right) \& \mathrm{Y}_{3}\right) \end{array}

這些邏輯函數顯示,編碼和解碼只需要幾十個邏輯門就能實現,因此不需要額外的硬體,例如查找表或歷史資料的儲存。


C.2.3 逗號代碼:獨特的例外碼


唯一性是指這些編碼在資料流中是唯一可識別的,因為這些序列不會出現在任何編碼中或跨越字元邊界,假設沒有任何位元被損壞。第 C.2.2 節所描述的資料編碼方案可實現非常簡單的以運行長度限制為基礎的唯一例外碼機制。


有四個編碼序列可用,稱為 A 類逗號編碼,運行長度為六位元;另有兩個編碼序列,稱為 B 類逗號編碼,運行長度為七位元。目前,四個 Comma 碼足以涵蓋所需的功能,因此只使用 A 類 Comma 碼。B 類 Comma 碼保留給未來使用。

表 43 逗號代碼
 類型  運行長度,位元  代碼名稱  逗號代碼  特點
 A 型 6 C600 011111100  規範
C611 100000011 EoT
C610 100000010  閒置/同步 1
C601 011111101  閒置/同步 2
 類型 B 7 C701 100000001  保留 1
C710 011111110  保留 2
Type Run Length, bits Code Name Comma code Feature Type A 6 C600 011111100 Protocol C611 100000011 EoT C610 100000010 Idle/Sync 1 C601 011111101 Idle/Sync 2 Type B 7 C701 100000001 Reserved 1 C710 011111110 Reserved 2| Type | Run Length, bits | Code Name | Comma code | Feature | | :---: | :---: | :---: | :---: | :---: | | Type A | 6 | C600 | 011111100 | Protocol | | | | C611 | 100000011 | EoT | | | | C610 | 100000010 | Idle/Sync 1 | | | | C601 | 011111101 | Idle/Sync 2 | | Type B | 7 | C701 | 100000001 | Reserved 1 | | | | C710 | 011111110 | Reserved 2 |


C.2.4 控制代碼:常規例外碼


正常資料集並未使用最大運行長度為五位元的所有代碼。有兩個 { X i , Y i } X i , Y i {X_(i),Y_(i)}\left\{\mathrm{X}_{\mathrm{i}}, \mathrm{Y}_{\mathrm{i}}\right\} 位元的組合沒有出現在任何資料代碼字中,這些組合可作為一般例外代碼使用。由於逗號代碼的定義為六或七位元的運行長度,因此每個代碼字有三個可自由使用的位元,並產生 2 2 3 = 16 2 2 3 = 16 2**2^(3)=162 * 2^{3}=16 不同的常規例外代碼。表 44 中给出了常规异常代码字的语法,其中 B 1 , B 2 B 1 , B 2 B_(1),B_(2)B_{1}, B_{2} B 3 B 3 B_(3)B_{3} 位可以具有任何二进制值。

表 44 正則例外碼結構
X 1 X 1 X_(1)\mathbf{X}_{\mathbf{1}} Y 1 Y 1 Y_(1)\mathbf{Y}_{\mathbf{1}} Y 2 Y 2 Y_(2)\mathbf{Y}_{\mathbf{2}} Y 3 Y 3 Y_(3)\mathbf{Y}_{\mathbf{3}} Y 4 Y 4 Y_(4)\mathbf{Y}_{\mathbf{4}} Y 2 Y 2 Y_(2)\mathbf{Y}_{\mathbf{2}}  代碼名稱
B 1 B 1 B_(1)\mathrm{B}_{1} 0 1 1 B 2 B 2 B_(2)\mathrm{~B}_{2} B 3 B 3 B_(3)\mathrm{~B}_{3} 0 0 1 C 410 C 417 C 410 C 417 C410-C417\mathrm{C} 410-\mathrm{C} 417
B 1 B 1 B_(1)\mathrm{~B}_{1} 1 0 0 B 2 B 2 B_(2)\mathrm{~B}_{2} B 3 B 3 B_(3)\mathrm{~B}_{3} 1 1 0 C 400 C 407 C 400 C 407 C400-C407\mathrm{C} 400-\mathrm{C} 407
X_(1) Y_(1) Y_(2) Y_(3) Y_(4) Y_(2) Code Name B_(1) 0 1 1 B_(2) B_(3) 0 0 1 C410-C417 B_(1) 1 0 0 B_(2) B_(3) 1 1 0 C400-C407| | $\mathbf{X}_{\mathbf{1}}$ | $\mathbf{Y}_{\mathbf{1}}$ | $\mathbf{Y}_{\mathbf{2}}$ | | | $\mathbf{Y}_{\mathbf{3}}$ | $\mathbf{Y}_{\mathbf{4}}$ | $\mathbf{Y}_{\mathbf{2}}$ | Code Name | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | $\mathrm{B}_{1}$ | 0 | 1 | 1 | $\mathrm{~B}_{2}$ | $\mathrm{~B}_{3}$ | 0 | 0 | 1 | $\mathrm{C} 410-\mathrm{C} 417$ | | $\mathrm{~B}_{1}$ | 1 | 0 | 0 | $\mathrm{~B}_{2}$ | $\mathrm{~B}_{3}$ | 1 | 1 | 0 | $\mathrm{C} 400-\mathrm{C} 407$ |

這些代碼字不像表 43 所述的 Comma 代碼一樣是唯一的序列,只有在字同步已經完成的情況下,才能作為例外代碼使用。這些代碼目前是保留碼,尚未分配給任何功能。


C.2.5 完整的編碼方案


完整的代碼表可在表 46 中找到。


C.3 使用 D-PHY 進行操作


線路編碼會影響傳輸突發的有效負載。第 C.3.1 節說明 HS 和 LP 傳輸的一般問題。第 C.3.2 節和第 C.3.3 節分別描述 HS 和 LP 傳輸的具體細節。


C.3.1 有效載荷:資料與控制


HS 或 LP 傳輸序列的有效負載由串接的序列化 9 位元符號組成,代表資料和控制資訊。


C.3.1.1 閒置/同步逗號符號


閒置/同步逗號碼字可以作為符號出現在傳輸序列的有效負載中。這些符號會在協定的特定要求下插入,或在有傳輸要求但在開始或傳輸期間任何地方都沒有可用有效資料時自動插入。後一種情況的閒置模式是交替的 C601 和 C610 序列,直到有有效資料可供傳輸或傳輸結束為止。閒置期間可以從兩個規定的閒置符號中的任何一個開始。RX 端 PHY 應從串流中移除 Idle/Sync 符號,並將這些事件標記到通訊協定中。


C.3.1.2 通訊協定標記逗號符號


逗號符號 C600(Protocol Marker)分配給 D-PHY 上的通訊協定使用。此符號必須應 TX 端通訊協定的要求插入串流中,並由接收 PHY 標記給 RX 端通訊協定。

 C.3.1.3 EoT 標記


逗號 C611 被分配為 EoT 標記符號。


C.3.2 HS 傳輸的細節

C.3.2.1 SoT


SoT 程序與原始資料 D-PHY SoT 相同。請參閱第 6.4.2 節。SoT 序列本身未編碼,但可輕易辨識。

猝發的第一個傳輸代碼符號的第一個位元必須與 DDR 時脈的上升緣對齊。


C.3.2.2 HS 傳輸有效負載


傳送的突發應由串接的序列化 9 位元符號組成,如第 C.3.1 節所述。


TX 端 PHY 可以透過傳送 C.3.1.1 節所述的 Idle 序列來進行閒置。

C.3.2.3 EoT


TX 端 PHY 應在 HS 傳輸請求被撤回時插入一個 EoT 標記符號。在實際切換到 LP 模式(EoT 序列)之前,發射器可以在此 EoT-Marker 符號之後填充額外的位元。


RX 端 PHY 應移除 EoT-Marker 符號及其後出現的任何額外位元。請注意,使用線路編碼時,不再需要透過回溯 LP-11 檢測來避免 PPI 上(不可靠的)非付載位元的 EoT 處理,因為 EoT 標記符號會在傳輸結束前通知 RX 端 PHY。


C.3.3 LP 傳輸的細節

C.3.3.1 SoT


LP 傳輸的開始與基本 D-PHY 操作相同。


C.3.3.2 LP 傳輸有效載荷


傳送的突發應由串接的序列化 9 位元符號組成,如第 C.3.1 節所述。


在 LPDT 期間,TX 端 PHY 可以兩種方式進行閒置:一種是傳送 C.3.1.1 節所述的 Idle 序列,並隱式地提供時脈信號給 RX 端 PHY;另一種方式是在位元間的一段時間內,將 Lines 保持在 LP-00 (Space),藉此暫停傳輸,這會中斷 RX 端的時脈,但可將耗電量降至最低。

C.3.3.3 EoT


TX 端 PHY 應在 LP 傳輸請求撤回時插入 EoT 標記符號。TX 端 PHY 可以在 EoT-Marker 符號之後墊入額外的 (spaced-one-hot) 位元,然後透過 Mark 切換到 Stop 狀態 (LPDT 程序結束) 來實際結束傳輸。


RX 端 PHY 應移除 EoT 標記符號及其後出現的任何額外位元。


C.4 錯誤信號


使用行碼方案可以偵測許多訊號錯誤。這些錯誤包括
  •  不存在的代碼

  • 不對齊的逗號符號

  • 未偵測 EoT-Marker 的 EoT 檢測

檢測和標記錯誤並非必要,但可能有助於協定更快地從錯誤情況中恢復。


C.5 延伸 PPI


通訊協定的介面應以功能句柄 (TX) 和旗標 (RX) 來擴充,以管理 Comma 符號的使用。在必要時,傳輸 PHY 可以利用 TxReadyHS 或 TxReadyEsc 訊號,保持從通訊協定到 TX PHY 的資料傳輸。目前的 PPI 已提供此功能。

PPI 應以 HS 資料傳輸的 TX Valid 訊號 TxValidHS 來擴充。當沒有新的有效資料時,編碼操作允許連結空閒(Idle)。如果發射器已準備就緒,但所提供的資料無效,則應在串流中插入一個 Idle 符號。請注意,與基本 PHY PPI 相反,編碼 PHY 的有效信號可以主動用來管理 TX 和 RX 兩端的資料。這種安排為 PHY 和通訊協定層提供了更多彈性。對 LPDT 而言,這個 Valid 訊號已經存在於 PPI 中。增加 TxValidHS 訊號可消除 PPI 對 TxRequestHS 描述中「協定永遠提供有效資料」的限制。


在 RX 端,如果觀察到意外的序列,可將錯誤標記到通訊協定中。儘管有許多不同的錯誤可以偵測,但並不需要執行所有這些錯誤標記。實施錯誤標記的數量取決於實施者要進行的成本/效益權衡。這些錯誤功能不會影響 D-PHY 的合規性。在此提及這些信號僅供參考。


所有控制信號必須與 TxWordClk 或 RxWordClk 保持同步。控制信號時脈頻率應等於或大於串列位元速率的 1 / ( n 9 ) 1 / ( n 9 ) 1//(n**9)1 /(n * 9) ,其中 n n nn 是以位元組表示的資料匯流排寬度。

表 45 僅列出 8 位元介面編碼子層 (EPPI) 上 PPI 的附加訊號。

表 45 (功能性)PPI 的附加信號
 符號  總監  類別  說明
TxProMarkerEsc I
MXAX
(SXXA)
MXAX (SXXA)| MXAX | | :--- | | (SXXA) |

在 LPDT 的序列串流中插入通訊協定標記符號的功能句柄。高電位有效信號
Functional handle to insert a Protocol-marker symbol in the serial stream for LPDT. Active HIGH signal| Functional handle to insert a Protocol-marker symbol in the serial stream for | | :--- | | LPDT. | | Active HIGH signal |
TxProMarkerHS I
MXXX
(SRXX)
MXXX (SRXX)| MXXX | | :--- | | (SRXX) |

功能句柄,用於在 HS 傳輸的序列串流中插入通訊協定標記符號。高動態信號
Functional handle to insert a Protocol-marker symbol in the serial stream for HS transmission. Active HIGH signal| Functional handle to insert a Protocol-marker symbol in the serial stream for | | :--- | | HS transmission. | | Active HIGH signal |
TxValidHS I
MXXX
(SRXX)
MXXX (SRXX)| MXXX | | :--- | | (SRXX) |

協定在不結束 HS 傳輸的情況下,持續提供資料給 PHY 的功能句柄。在持續傳輸要求但沒有 Valid 資料的情況下,PHY 編碼層會插入 Idle 符號。Active HIGH 訊號
Functional handle for the protocol to hold on providing data to the PHY without ending the HS transmission. In the case of a continued transmission request without Valid data, the PHY coding layer inserts Idle symbols. Active HIGH signal| Functional handle for the protocol to hold on providing data to the PHY | | :--- | | without ending the HS transmission. In the case of a continued transmission | | request without Valid data, the PHY coding layer inserts Idle symbols. | | Active HIGH signal |
RxAlignErrorEsc O
SXAX
(MXXA)
SXAX (MXXA)| SXAX | | :--- | | (MXXA) |

用來表示在 LPDT 串流中發現未與假定字元邊界對齊的 Comma 代碼的旗號。高電位有效信號(可選)
Flag to indicate that a Comma code has been observed in the LPDT stream that was not aligned with the assumed word boundary. Active HIGH signal (optional)| Flag to indicate that a Comma code has been observed in the LPDT stream | | :--- | | that was not aligned with the assumed word boundary. | | Active HIGH signal (optional) |
Symbol Dir Categories Description TxProMarkerEsc I "MXAX (SXXA)" "Functional handle to insert a Protocol-marker symbol in the serial stream for LPDT. Active HIGH signal" TxProMarkerHS I "MXXX (SRXX)" "Functional handle to insert a Protocol-marker symbol in the serial stream for HS transmission. Active HIGH signal" TxValidHS I "MXXX (SRXX)" "Functional handle for the protocol to hold on providing data to the PHY without ending the HS transmission. In the case of a continued transmission request without Valid data, the PHY coding layer inserts Idle symbols. Active HIGH signal" RxAlignErrorEsc O "SXAX (MXXA)" "Flag to indicate that a Comma code has been observed in the LPDT stream that was not aligned with the assumed word boundary. Active HIGH signal (optional)"| Symbol | Dir | Categories | Description | | :--- | :---: | :--- | :--- | | TxProMarkerEsc | I | MXAX <br> (SXXA) | Functional handle to insert a Protocol-marker symbol in the serial stream for <br> LPDT. <br> Active HIGH signal | | TxProMarkerHS | I | MXXX <br> (SRXX) | Functional handle to insert a Protocol-marker symbol in the serial stream for <br> HS transmission. <br> Active HIGH signal | | TxValidHS | I | MXXX <br> (SRXX) | Functional handle for the protocol to hold on providing data to the PHY <br> without ending the HS transmission. In the case of a continued transmission <br> request without Valid data, the PHY coding layer inserts Idle symbols. <br> Active HIGH signal | | RxAlignErrorEsc | O | SXAX <br> (MXXA) | Flag to indicate that a Comma code has been observed in the LPDT stream <br> that was not aligned with the assumed word boundary. <br> Active HIGH signal (optional) |
 2015 年 11 月 23 日
 符號  總監  類別  說明
RxAlignErrorHS O SXXX (MRXX)  SXXX   (MRXX)  {:[" SXXX "],[" (MRXX) "]:}\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array} Flag to indicate that a Comma code has been observed during HS reception that was not aligned with the assumed word boundary. Active HIGH signal (optional)  Flag to indicate that a Comma code has been observed during HS reception   that was not aligned with the assumed word boundary.   Active HIGH signal (optional)  {:[" Flag to indicate that a Comma code has been observed during HS reception "],[" that was not aligned with the assumed word boundary. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that a Comma code has been observed during HS reception } \\ \text { that was not aligned with the assumed word boundary. } \\ \text { Active HIGH signal (optional) }\end{array}
RxBadSymbolEsc O SXAX (MXXA)  SXAX   (MXXA)  {:[" SXAX "],[" (MXXA) "]:}\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array} Flag to indicate that a non-existing symbol was received using LPDT. Active HIGH signal (optional)  Flag to indicate that a non-existing symbol was received using LPDT.   Active HIGH signal (optional)  {:[" Flag to indicate that a non-existing symbol was received using LPDT. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that a non-existing symbol was received using LPDT. } \\ \text { Active HIGH signal (optional) }\end{array}
RxBadSymbolHS O SXXX (MRXX)  SXXX   (MRXX)  {:[" SXXX "],[" (MRXX) "]:}\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array} Flag to indicate that a non-existing symbol was received in HS mode. Active HIGH signal (optional)  Flag to indicate that a non-existing symbol was received in HS mode.   Active HIGH signal (optional)  {:[" Flag to indicate that a non-existing symbol was received in HS mode. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that a non-existing symbol was received in HS mode. } \\ \text { Active HIGH signal (optional) }\end{array}
RxEoTErrorEsc O SXAX (MXXA)  SXAX   (MXXA)  {:[" SXAX "],[" (MXXA) "]:}\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array} Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has been detected without being preceded by an EoT-marker symbol. Active HIGH signal (optional)  Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has   been detected without being preceded by an EoT-marker symbol.   Active HIGH signal (optional)  {:[" Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has "],[" been detected without being preceded by an EoT-marker symbol. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has } \\ \text { been detected without being preceded by an EoT-marker symbol. } \\ \text { Active HIGH signal (optional) }\end{array}
RxIdleEsc O SXXX (MRXX)  SXXX   (MRXX)  {:[" SXXX "],[" (MRXX) "]:}\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array} Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has been detected without being preceded by an EoT-marker symbol. Active HIGH signal (optional)  Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has   been detected without being preceded by an EoT-marker symbol.   Active HIGH signal (optional)  {:[" Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has "],[" been detected without being preceded by an EoT-marker symbol. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has } \\ \text { been detected without being preceded by an EoT-marker symbol. } \\ \text { Active HIGH signal (optional) }\end{array}
RxIdleHS O SXAX (MXXA)  SXAX   (MXXA)  {:[" SXAX "],[" (MXXA) "]:}\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array} Indication flag that Idle patterns are observed at the Lines during LPDT. Active HIGH signal (optional)  Indication flag that Idle patterns are observed at the Lines during LPDT.   Active HIGH signal (optional)  {:[" Indication flag that Idle patterns are observed at the Lines during LPDT. "],[" Active HIGH signal (optional) "]:}\begin{array}{l}\text { Indication flag that Idle patterns are observed at the Lines during LPDT. } \\ \text { Active HIGH signal (optional) }\end{array}
(MRXX)
Symbol Dir Categories Description RxAlignErrorHS O " SXXX (MRXX) " " Flag to indicate that a Comma code has been observed during HS reception that was not aligned with the assumed word boundary. Active HIGH signal (optional) " RxBadSymbolEsc O " SXAX (MXXA) " " Flag to indicate that a non-existing symbol was received using LPDT. Active HIGH signal (optional) " RxBadSymbolHS O " SXXX (MRXX) " " Flag to indicate that a non-existing symbol was received in HS mode. Active HIGH signal (optional) " RxEoTErrorEsc O " SXAX (MXXA) " " Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has been detected without being preceded by an EoT-marker symbol. Active HIGH signal (optional) " RxIdleEsc O " SXXX (MRXX) " " Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has been detected without being preceded by an EoT-marker symbol. Active HIGH signal (optional) " RxIdleHS O " SXAX (MXXA) " " Indication flag that Idle patterns are observed at the Lines during LPDT. Active HIGH signal (optional) " (MRXX) | Symbol | Dir | Categories | Description | | :--- | :---: | :--- | :--- | | RxAlignErrorHS | O | $\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that a Comma code has been observed during HS reception } \\ \text { that was not aligned with the assumed word boundary. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxBadSymbolEsc | O | $\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that a non-existing symbol was received using LPDT. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxBadSymbolHS | O | $\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that a non-existing symbol was received in HS mode. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxEoTErrorEsc | O | $\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that at EoT, after LP transmission, a transition to LP-11 has } \\ \text { been detected without being preceded by an EoT-marker symbol. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxIdleEsc | O | $\begin{array}{l}\text { SXXX } \\ \text { (MRXX) }\end{array}$ | $\begin{array}{l}\text { Flag to indicate that at EoT, after HS transmission, a transition to LP-11 has } \\ \text { been detected without being preceded by an EoT-marker symbol. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | RxIdleHS | O | $\begin{array}{l}\text { SXAX } \\ \text { (MXXA) }\end{array}$ | $\begin{array}{l}\text { Indication flag that Idle patterns are observed at the Lines during LPDT. } \\ \text { Active HIGH signal (optional) }\end{array}$ | | (MRXX) | | | |

(\left.\begin{array}{l}表示在 HS 模式下的線路上觀察到空閒模式的標誌。


Active HIGH 信號(可選))


C.6 完整代碼集


表 46 代碼集(8b9b 行編碼)
 8 位元資料位元組  9 位元符號
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:---: | :---: | | Name | Type | $B_{1}$ | $B_{2}$ | $B_{3}$ | $\mathrm{X}_{1}$ | $\mathrm{X}_{2}$ | Q1 | Q2 | Q3 | $B_{1}$ | $\mathrm{X}_{1}$ | Y1 | Y2 | B2 | $B_{3}$ | $Y_{3}$ | Y4 | $\mathrm{X}_{2}$ | | D009 | Data | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 1 | | D010 | Data | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | | D011 | Data | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 1 | | D012 | Data | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 1 | | D013 | Data | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 1 | | D014 | Data | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | | D015 | Data | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | | D016 | Data | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | | D017 | Data | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | | D018 | Data | 0 | 0 | 0 | 1 | 0 | 0 | 1 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不代表資料
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8-bit Data Byte 9-bit Symbol Name Type B_(1) B_(2) B_(3) X_(1) X_(2) Q_(1) Q_(2) Q3 B_(1) X_(1) Y_(1) Y_(2) B_(2) B_(3) Y_(3) Y_(4) X_(2) C610 Idle/Sync2 Does not represent data 1 0 0 0 0 0 0 1 0 C701 Reserved Does not represent data 1 0 0 0 0 0 0 0 1 C710 Rsvd Does not represent data 0 1 1 1 1 1 1 1 0| | | 8-bit Data Byte | | | | | | | | 9-bit Symbol | | | | | | | | | | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | :---: | | Name | Type | $B_{1}$ | $B_{2}$ | $B_{3}$ | $\mathrm{X}_{1}$ | $\mathrm{X}_{2}$ | $\mathrm{Q}_{1}$ | $\mathrm{Q}_{2}$ | Q3 | $B_{1}$ | $\mathrm{X}_{1}$ | $\mathrm{Y}_{1}$ | $\mathrm{Y}_{2}$ | $B_{2}$ | $B_{3}$ | $\mathrm{Y}_{3}$ | $\mathrm{Y}_{4}$ | $\mathrm{X}_{2}$ | | C610 | Idle/Sync2 | Does not represent data | | | | | | | | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | | C701 | Reserved | Does not represent data | | | | | | | | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | | C710 | Rsvd | Does not represent data | | | | | | | | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
 請注意:
 Rsvd = = == 保留

 參與者


以下清單包括參與制定本規格的工作小組並同意出現在本清單中的人士。

Ahmed F. Aboulella, Mixel, Inc.Bhupendra Ahuja,NVIDIA Mario Ackers,東芝公司

Giovanni Angelo,Freescale Semiconductor Radha Atukula,NVIDIA Changhoon Baek,Samsung Electronics,Co.Andrew Baldman,MIPI Alliance, Inc.Cedric Bertholom,意法半導體 Gerrit den Besten,恩智浦半導體 Ignatius Bezzam,Arasan Chip Systems, Inc.Thomas Blon,Silicon Line GmbH Mark Braun,Motorola Mobility, LLC George Brocklehurst,Mindspeed Technologies, Inc.Dominique Brunel,意法半導體 Thierry Campiche,LeCroy Corporation Mara Carvalho,Synopsys, Inc.Kuochin Chang,OmniVision Technologies, Inc.Min-Jie Chong,Keysight Technologies Inc.Laurent Claramond,STMicroelectronics Kirill Dimitrov,SanDisk Corporation Keyur Diwan,Tektronix, Inc Dan Draper,Mindspeed Technologies, Inc.Ken Drottar,英特爾公司 Mahmoud El-Banna,Mixel, Inc.Michael Fleischer-Reumann,Keysight Technologies Inc.

Ralf Gaisbauer,東芝公司

Ajay Garg, Synopsys, Inc.

Joaquim Gomes,Synopsys, Inc.

Will Harris,Advanced Micro Devices, Inc.


Frederic Hasbani,意法半導體


Hiroaki Hayashi,索尼公司


Michael Herz,BlackBerry Limited

Ols Hidri, Silicon Line GmbH

Ken Hunt,美光科技公司。


Henrik Icking,英特爾公司

Robert Johnson,IEEE-ISTO(工作人員)


Kiyoshi Kase,飛思卡爾半導體


Deepak Khanchandani,德州儀器公司

SeungLi Kim,Samsung Electronics, Co.

Marcin Kowalewski, Synopsys, Inc.
Myoungbo Kwak, Samsung Electronics, Co.
 Luke Lai,NVIDIA

Thomas Langer,東芝公司

Ricky Lau, ATI Technologies, Inc.
 Ed Liu,NVIDIA

Thomas Marik,BitifEye 數位測試解決方案有限公司


David Meltzer,Seiko Epson Corp.


Patrick Mone,德州儀器公司


Marcus Muller,諾基亞公司


Raj Kumar Nagpal,Synopsys, Inc.


Akira Nakada,Seiko Epson Corp.

Long Nguyen, Mixel, Inc.

Jim Ohannes,美國國家半導體

 Upneet Pannu,NVIDIA
Joao Pereira, Synopsys, Inc.

Harold Perik,恩智浦半導體


Tim Pontius,恩智浦半導體


Duane Quiet,英特爾公司


Parthasarathy Raju,泰克公司

Juha Rakkola, Nokia Corporation

Jim Rippie,IEEE-ISTO(工作人員)


Ravindra Rudraraju,英特爾公司


Victor Sanchez-Rico,BitifEye 數位測試解決方案有限公司

Jose Sarmento,Synopsys, Inc.

Roland Scherzinger, Keysight Technologies Inc.

直流會議,恩智浦半導體

Sridhar Shashidharan, Arasan Chip Systems, Inc.

Sergio Silva,Synopsys Inc

 NVIDIA Bill Simms

Vikas Sinha,德州儀器公司

Ian Jackson,Silicon Line GmbH Ahmed Shaban,Mixel, Inc.

James Jaussi,英特爾公司

Tatsuya Sugioka, Sony Corporation

Ashraf Takla,Mixel, Inc.

Aravind Vijayakumar, Cadence Design Systems, Inc.

Peter Vinson,德州儀器公司


Martti Voutilainen,諾基亞公司


Manuel Weber,東芝公司


Heiner Wiese,東芝公司

Dong Hyun Song,SK Hynix


Dale Stolitzka,Samsung Electronics, Co.


George Wiley,高通公司


Charles Wu,OmniVision Technologies, Inc.


Kunihiko Yamagishi,東芝公司


Seiji Yamamoto,瑞薩電子公司


卓雲峰,英特爾公司


Christoph Zimmermann,東芝公司